DE60100989T2

DE60100989T2 - Delta-sigma modulator zur frequenzsynthese mit gebrochenem teilverhältnis

Info

Publication number: DE60100989T2
Application number: DE60100989T
Authority: DE
Inventors: A. Thomas RILEY; A. Tadeuse KWASNIEWSKI; Thierry Lepley
Original assignee: Skyworks Solutions Inc
Current assignee: Skyworks Solutions Inc
Priority date: 2000-01-07
Filing date: 2001-01-05
Publication date: 2004-05-19
Anticipated expiration: 2021-01-06
Also published as: TW507426B; JP4768187B2; ATE252293T1; EP1245081A2; DE60100989D1; US20010035835A1; CA2294404A1; CA2294404C; WO2001050611A2; JP2003519952A; US6570518B2; EP1245081B1; WO2001050611A3

Description

Gebiet der Erfindung
Die Erfindung betrifft Bruch-N-Frequenzsynthesizer und insbesondere Delta-Sigma-Modulatoren, die in solchen Frequenzsynthesizern verwendet werden.
Hintergrund der Erfindung
Bruch-N-Synthesizer haben viele Vorteile gegenüber ihren herkömmlichen Gegenstücken, den Ganzzahlen-N-Synthesizern. Diese umfassen unter anderem eine Hochfrequenzauflösung, eine schnelle Kanalumschaltgeschwindigkeit, ein niedriges Inband-Phasenrauschen, eine weniger strenge Phasenrauschanforderung an den externen VCOs, was eine direkte digitale Modulation ermöglicht.
Eine Art und Weise zum Erreichen einer nicht-ganzzahligen Multiplikation der Bezugsfrequenz geschieht durch Umschalten des Divisionsverhältnisses des Dividierers unter verschiedenen ganzen Zahlen, so daß der "mittlere" Dividiererausgabezyklus, der vom Phasenfrequenzdetektor gesehen wird, ein nicht-ganzzahliges Vielfaches der VCO-Periode ist. Das Zittern der steigenden Flanke des Dividiererausgangssignals infolge der Umschaltwirkung könnte jedoch ein unannehmbar hohes Phasenrauschen und Seitenbänder innerhalb der Schleifenbandbreite verursachen, wenn ein einfacher Bitstromgenerator verwendet wird. Aufgrund dessen sind Delta-Sigma-Modulatoren hoher Ordnung, die in der Lage sind, Niederfrequenzrauschen in Hochfrequenzen zu verschieben, erforderlich. Das verschobene Niederfrequenzrauschen wird anschließend durch das Tiefpassansprechen der Schleife ausgefiltert.
Leider verbrauchen solche Mehrbit-Delta-Sigma-Modulatoren mit hoher Auflösung Chipfläche und Leistung. Dies führt zu höheren Kosten für integrierte Schaltungen und erhöht entweder die Batteriegröße der tragbaren Ausrüstung oder verkürzt die Batterielebensdauer.
Als Daumenregel ist die Menge an Hardware in einem digitalen Delta-Sigma-Modulator zur Ordnung der Delta-Sigma-Modulator-Auflösung des Delta-Sigma-Modulators grob proportional. Modulatoren hoher Ordnung sind erwünscht, da sie ein besseres Rauschformen vorsehen, um das Basisband-Quantisienangsrauschen zu verringern. Niedrigeres Quantisierungsrauschen ist häufig erforderlich, um die Phasenrauschanforderungen von Sendern oder Empfängern zu erfüllen. Eine hohe Auflösung ist auch erwünscht, da dies eine sehr niedrige Schrittweite am Synthesizer-Ausgangssignal ermöglicht. Diese niedrige Schrittweite kann zum Abgleichen des Radios entweder bei der Produktion oder im Einsatzgebiet nützlich sein. Diese beiden erwünschten Merkmale (Auflösung und Ordnung) kommen auf Kosten einer erhöhten Menge an digitaler Hardware.
Um das Problem weiter zu erläutern, erfordert ein 10-Bit-Delta-Sigma-Modulator vierter Ordnung vom Typ MASH 1-1-1-1 vier 10-Bit-Akkumulatoren zusammen mit einer kleineren Menge an Logik, um die Pascal-Dreieck-Konfiguration zu implementieren. Wells offenbart im US-Patent 4 609 881 einen solchen Modulator. Wenn wir vier 10-Bit-Akkumulatoren als Äquivalent zu 40 Einbit-Akkumulatoren (SBA) nehmen, erfordert die Wells-Konstruktion folglich 40 SBAs zusammen mit der für das obige Dreieck erforderlichen Logik.
Andere Delta-Sigma-Modulatorarchitekturen (wie z. B. von Gaskel im US-Patent 5 079 521 offenbart), weisen ebenso einen Mehraufwand auf. Delta-Sigma-Modulatorarchitekturen, die aus in Kaskade zusammengeschalteten Stufen zweiter oder höherer Ordnung bestehen, weisen beispielsweise ein Rekombinationsnetzwerk auf, das in der Komplexität und Größe dem Pascal-Dreieck-Rekombinationsnetzwerk ähnlich ist.
Eine weitere Quelle für Mehraufwand entsteht in Delta-Sigma-Modulatoren zweiter oder höherer Ordnung. Hier muß die Anzahl von Bits in jedem Akkumulator größer sein als die erforderliche Auflösung. Als Beispiel zeigt 10 des US-Patents 5 055 802, herausgegeben an Hietala, zwei 27-Bit-Akkumulatoren für einen 24-Bit-Delta-Sigma-Modulator zweiter Ordnung. Somit würden wir den 3-Bit-Addierer und 6 zusätzliche SBAs (3 zusätzliche SBAs pro Akkumulator) Mehraufwand nennen.
Dieser Mehraufwand kann noch höher sein, wenn wir einem breiten Bereich von synthetisierbaren Frequenzen gerecht werden wollen. Wiederum kann mit Bezug auf 10 bei Hietala ein Beispiel gezeigt werden. Das Ausmaß an erforderlichem Mehraufwand hängt vom Eingangssignal in den Delta-Sigma-Modulator ab. Wenn das Eingangssignal nahe dem Maximalwert liegt, der in einem 24-Bit-Bus untergebracht werden kann, muß entweder die Anzahl von Bits in der Rückkopplungslogik oder die Anzahl von Bits in den Akkumulatoren über das Minimum hinaus zunehmen, das erforderlich ist, wenn das Eingangssignal nahe einem Wert in der Mitte des Eingangsbereichs liegt.
Wenn eine reduzierte digitale Hardware erforderlich wäre, müßte entweder die Auflösung oder die Ordnung einer beliebigen gegebenen Delta-Sigma-Modulatorarchitektur verringert werden.
Das US-Patent 5 654 711, herausgegeben an Fujimori, lehrt einen Analog-Digital-Wandler, der eine Überabtastung und Delta-Sigma-Techniken innerhalb einer in Kaskade zusammengeschalteten Schaltungsanordnung mehrfacher Ordnung verwendet. Eine lokale Rückkopplungsschleife ist über die Ausgangs- und Eingangsknoten von zumindest einem Integrator letzter Ordnung innerhalb der ersten Stufe und der anschließenden Stufe des in Kaskade zusammengeschalteten Analog-Digital-Wandlers gekoppelt. Die lokale Rückkopplungsschleife überwacht das Ausgangssignal des angeschlossenen Integrators und modifiziert dieses Ausgangssignal durch lokale Rückkopplung, um sicherzustellen, daß der Eingangspegel der zweiten und nachfolgenden Stufen optimal gehalten wird. Eine zweckmäßige Skalierung der späteren Stufen stellt sicher, daß das Quantisierungsrauschen, das durch die erste Stufe verursacht wird, aufgehoben wird und daß irgendein und jeglicher direkter Rauschaustritt aus der ersten Stufe nicht in das digitale Signal gelangt, das von der Rauschaufhebungsschaltung erzeugt wird.
Was angesichts des vorstehend erläuternden Standes der Technik erforderlich ist, ist ein Delta-Sigma-Modulator, der eine Verringerung sowohl der Mehraufwand-Hardware als auch ein Entkommen von den herkömmlichen Zwängen für die Anzahl von Einbit-Akkumulatoren ermöglicht. Ein solcher Modulator würde weniger Chipfläche belegen und den Leistungsverbrauch verringern, was eine längere Batterielebensdauer oder kleinere Batterien ermöglicht.
Zusammenfassung der Erfindung
Die vorliegende Erfindung beseitigt die Mängel des Standes der Technik durch Bereitstellung eines Verfahrens und eines Delta-Sigma-Modulators, der mindestens einen Quantisierer mit einer toten Zone verwendet. Der Quantisierer mit toter Zone gibt eine Null aus, wenn sein Eingangssignal innerhalb des Bereichs der toten Zone liegt. Er gibt einen vorbestimmten Wert aus, wenn das Eingangssignal oberhalb des Bereichs der toten Zone liegt. Wenn das Eingangssignal unterhalb des Bereichs der toten Zone liegt, gibt der Quantisierer einen anderen vorbestimmten Wert aus. Idealerweise sind die Schwellen der toten Zone des Quantisierers insofern komplementär, als die obere Schwelle für ein Eingangssignal der positive Wert der unteren Schwelle ist.
Um Akkumulatorbits einzusparen, wählt der Delta-Sigma-Modulator auch eine vorbestimmte Anzahl von höchstwertigen Bits in verschiedenen Stufen aus.
In einem Ausführungsbeispiel stellt die vorliegende Erfindung einen einstufigen Delta-Sigma-Modulator bereit, der folgendes aufweist:
einen primären Delta-Sigma-Modulator erster Ordnung, der zum Empfangen eines Eingangssignals und zum Erzeugen eines Zwischenausgangssignals, welches eine Quantisierung des Eingangssignals ist, und eines Restausgangssignals, das ein Quantisierungsrauschsignal ist, gekoppelt ist;
einen sekundären Delta-Sigma-Modulator höherer Ordnung, der zum Empfangen des Restausgangssignals gekoppelt ist, und ein sekundäres Ausgangssignal, das eine Quantisierung des Restausgangssignals ist, erzeugt; und
einen Rekombinator, der zum Empfangen des Zwischenausgangssignals und des sekundären Ausgangssignals gekoppelt ist und ein Endausgangssignal (90) erzeugt;
dadurch gekennzeichnet, daß
der primäre Delta-Sigma-Modulator folgendes umfaßt
einen ersten Addierer;
einen zweiten Addierer;
eine Verzögerungseinheit;
einen Quantisierer mit einer toten Zone, der das Zwischenausgangssignal erzeugt; und
eine Verstärkungsstufe;
wobei
der erste Addierer zum Empfangen und Addieren des Eingangssignals und eines Ausgangssignals des zweiten Addierers gekoppelt ist;
die Verzögerungseinheit zwischen den ersten Addierer und den Quantisierer mit toter Zone gekoppelt ist;
die Verstärkungsstufe zum Empfangen des Zwischenausgangssignals vom Quantisierer gekoppelt ist; und
der zweite Addierer zum Empfangen und Subtrahieren eines Ausgangssignals der Verstärkungsstufe von einem Ausgangssignal der Verzögerungseinheit gekoppelt ist; und
das Restausgangssignal das Ausgangssignal des zweiten Addierers ist,
wobei die tote Zone ein Eingangsbereich ist, in dem, wenn ein Eingangssignal in den Quantisierer zwischen zwei vorbestimmten Werten liegt, das Quantisiererausgangssignal Null ist.
In einem weiteren Ausführungsbeispiel stellt die Erfindung einen Delta-Sigma-Modulator mit einem ersten Akkumulator, einem zweiten Akkumulator und einer Abrundungsstufe, die zwischen den ersten Akkumulator und den zweiten Akkumulator gekoppelt ist, bereit, wobei die Abrundungsstufe ein digitales Ausgangssignal des ersten Akkumulators empfängt, die Abrundungsstufe ein digitales Abrundungsausgangssignal zum zweiten Akkumulator überträgt, die Abrundungsstufe das digitale Ausgangssignal des ersten Akkumulators abrundet, um das Abrundungsausgangssignal zu erzeugen, und das digitale Ausgangssignal des ersten Akkumulators mehr Ziffern aufweist als das Abrundungsausgangssignal.
Noch ein weiteres Ausführungsbeispiel der Erfindung stellt einen Delta-Sigma-Modulator bereit, mit einem Quantisierer, einem Berechnungsmittel zum Berechnen eines Ausmaßes eines Quantisierungsfehlers, der durch den Quantisierer eingeführt wird, so daß der Quantisierungsfehler durch eine digitale Zahl dargestellt wird, und einem Abrundungsmittel zum Abrunden der digitalen Zahl, die den Quantisierungsfehler darstellt, wobei der Quantisierer mit dem Berechnungsmittel gekoppelt ist und das Abrundungsmittel mit dem Berechnungsmittel gekoppelt ist.
Kurzbeschreibunng der Figuren
Ein besseres Verständnis der Erfindung kann durch Lesen der nachstehenden ausführlichen Beschreibung der Erfindung in Verbindung mit den folgenden Zeichnungen erhalten werden, in denen gilt:
1 ist ein Blockdiagramm eines erfindungsgemäßen Modulators;
2 ist eine z-Transformationsansicht eines Blockdiagramms eines erfindungsgemäßen Delta-Sigma-Modulators erster Ordnung;
3 ist eine z-Transformationsansicht eines erfindungsgemäßen Delta-Sigma-Modulators dritter Ordnung; und
4 ist eine z-Transformationsansicht des erfindungsgemäßen Rekombinators.
Beschreibung des bevorzugten Ausführungsbeispiels
Mit Bezug auf 1 ist ein Delta-Sigma-Modulator 10 gezeigt. Das Eingangssignal 20 in den Modulator 10 ist der Bruchteil des Bruch-N-Multiplikators. Dieses Eingangssignal 20 wird in einen Delta-Sigma-Modulator 30 erster Ordnung eingespeist. Das Ausgangssignal 40 dieses Modulators erster Ordnung oder primären Modulators 30 ist eine quantisierte Version des Eingangssignals 20. Von diesem ersten Modulator wird auch ein Restsignal 50 erzeugt.
Das Ausgangssignal 40 des ersten Modulators wird in einen Rekombinator 60 eingespeist. Das Restsignal 50, das dem durch den ersten Modulator 30 eingeführten Fehler entspricht, wird in einen zweiten Delta-Sigma-Modulator 70 eingespeist. Dieser zweite oder sekundäre Modulator 70 ist vorzugsweise zumindest ein Delta-Sigma-Modulator zweiter Ordnung.
Der sekundäre Modulator 70 quantisiert das Restsignal 50 mit Rauschformung höherer Ordnung. Dieses Ausgangssignal 80 des sekundären Modulators 70 wird dann zum Rekombinator 60 gesandt. Der Rekombinator 60 kombiniert das Ausgangssignal 80 des sekundären Modulators 70 mit dem Ausgangssignal 40 des ersten Modulators, so daß der durch den ersten Modulator 30 eingeführte Restfehler durch seine quantisierte Näherung, das Ausgangssignal 80 des sekundären Modulators, aufgehoben wird. Dieses Ausgangssignal 80 des sekundären Modulators weist aufgrund der höheren Ordnung (mindestens 2. Ordnung) des sekundären Modulators 70 ein niedrigeres Basisband-Quantisierungsrauschen auf. Der Rekombinator 60 gibt somit das Endausgangssignal 90 aus, das eine Quantisierung des Eingangssignals 20 mit minimalem Rauschen, das durch die Quantisierung eingeführt wird, ist.
Mit Bezug auf 2 ist ein bevorzugter primärer Delta-Sigma-Modulator 30 erster Ordnung dargestellt. Dieser Modulator 30 empfängt das Eingangssignal 20 an einem Addierer 100. Der Addierer 100 addiert dieses Eingangssignal 20 zu dem, was effektiv das Restsignal 50 ist. Das Ausgangssignal des Addierers 100 wird von einer Verzögerungseinheit 110 empfangen.
Das Ausgangssignal 115 der Verzögerungseinheit 110 wird von einem Quantisierer 120 und einem zweiten Addierer 130 empfangen. Der Quantisierer 120 ist ein Quantisierer mit toter Zone, das heißt für bestimmte Werte seines Eingangssignals gibt er eine Null aus. Innerhalb dieses Bereichs der toten Zone von Eingangssignalen weist der Quantisierer 120 ein Ausgangssignal von Null auf. Wenn das Eingangssignal in den Quantisierer oberhalb des Bereichs der toten Zone liegt, gibt der Quantisierer eine 1 aus. Wenn das Eingangssignal unterhalb des Bereichs der toten Zone liegt, gibt der Quantisierer eine –1 aus.
Das Ausgangssignal 40 des Quantisierers 120 ist das Ausgangssignal 40 des ersten Modulators. Dieses Ausgangssignal 40 wird auch in eine Verstärkungsstufe 140 eingespeist. Das Ausgangssignal 150 dieser Verstärkungsstufe 140 wird durch den zweiten Addierer 130 vom Ausgangssignal 115 der Verzögerungseinheit subtrahiert.
Die Verzögerungseinheit 110 kann durch D-Flip-Flops implementiert werden, die als Register wirken können. Wenn sich der Quantisierer 120 innerhalb seiner toten Zone befindet, das heißt das Ausgangssignal 40 Null ist, ist das Restsignal 50 gleich dem Inhalt des effektiven Registers, das durch die Verzögerungseinheit 110 gebildet wird. Wenn der Quantisierer 120 ein Ausgangssignal von –1 aufweist, ist das Restsignal 50 die Summe des Verzögerungseinheits-Ausgangssignals 115 (effektiv der Inhalt des von den D-Flip-Flops gebildeten Registers) und des Verstärkungsausgangssignals 150. In der Figur ist das Verstärkungsausgangssignal 2¹⁹, so daß, wenn das Quantisiererausgangssignal 40 1 ist, 2¹⁹ vom Verzögerungseinheits-Ausgangssignal 115 subtrahiert wird. Wenn das Quantisiererausgangssignal 40 –1 ist, wird 2¹⁹ zum Verzögerungseinheits-Ausgangssignal 115 addiert.
In dieser Anwendung ist der Addierer 100 ein 22-Bit-Addierer. Da jedoch die Addition oder Subtraktion von 2¹⁹ zum bzw. vom Inhalt der Verzögerungseinheit 110 (wiederum effektiv ein Register) nur die 3 höchstwertigen Bits (MSB) beeinflußt, werden die unteren 14 Bits (die 14 LSB) nicht beeinflußt. Die unteren 14 Bits müssen daher nicht durch den zweiten Addierer 130 laufen und können direkt zum Restsignal 50 gehen.
Da nun die Funktion des zweiten Addierers 130 und der Verstärkungsstufe 140 offenbart wurde, sollte deren Implementierung für einen Fachmann eine problemlose Angelegenheit sein.
Mit Bezug auf 3 ist ein Delta-Sigma-Modulator dritter Ordnung gezeigt. Dieser Modulator kann als sekundärer Modulator 70 verwendet werden, der in 1 dargestellt ist. Es sollte jedoch beachtet werden, daß ein Delta-Sigma-Modulator zweiter Ordnung oder ein Delta-Sigma-Modulator höherer Ordnung im sekundären Modulator 70 verwendet werden kann.
Der in 3 dargestellte Modulator dritter Ordnung besteht aus einem sekundären Delta-Sigma-Modulator 160 zweiter Ordnung und einem sekundären Delta-Sigma-Modulator 170 erster Ordnung. Beide dieser Modulatoren 160, 170 verwenden Quantisierer mit toter Zone ähnlich dem Quantisierer 120 mit toter Zone, der in 1 dargestellt ist und vorstehend beschrieben wurde.
Der sekundäre Modulator 160 zweiter Ordnung empfängt das Restsignal 50 und subtrahiert von diesem ein Ausgangssignal 180 einer ersten Verstärkungsstufe 190 durch einen ersten Addierer 200. Das Ausgangssignal 210 dieses Addierers 200 wird von einem ersten Akkumulator 220 empfangen. Das Ausgangssignal 230 des ersten Akkumulators 220 wird in eine erste Abrundungsstufe 240 eingespeist. Diese erste Abrundungsstufe 240 wählt die höchstwertigen Bits (MSBS) aus dem Ausgangssignal 230 des ersten Akkumulators 220 aus. Obwohl der erste Akkumulator 220 22 Bits erfordert, um das 22-Bit-Restsignal 50 aufzunehmen, benötigt der zweite Akkumulator 250 folglich aufgrund der ersten Abrundungsstufe 240 nur 12 Bits. Die 10 LSB vom Akkumulator 220 werden nicht weiter verarbeitet. Tests haben gezeigt, daß das Rauschen aufgrund eines solchen Verwerfens von Bits vernachlässigbar ist.
Das Ausgangssignal 260 des zweiten Akkumulators 250 wird dann in den Quantisierer 270 eingespeist, der in der Funktion zum vorstehend beschriebenen Quantisierer 120 identisch ist.
Wie aus 3 zu sehen ist, wird das Ausgangssignal 280 des Quantisierers 270 in ein Filter 290 und eine zweite Verstärkungsstufe 300 eingespeist. Das Ausgangssignal 310 der Filterstufe 290 wird von der ersten Verstärkungsstufe 190 empfangen. Das Ausgangssignal der zweiten Verstärkungsstufe 300 wird von einem zweiten Addierer 320 empfangen. Der zweite Addierer 320 empfängt auch das Ausgangssignal 260 des zweiten Akkumulators 250.
Wenn der Quantisierer 270 ein Ausgangssignal von 0 aufweist (innerhalb seiner toten Zone) läuft das Restsignal 50 somit direkt in den ersten Akkumulator 220. Das Ausgangssignal 330 des zweiten Addierers 320 ist auch der Inhalt des zweiten Akkumulators 250. Wenn andererseits der Quantisierer 270 ein Ausgangssignal von –1 aufweist, wird eine Verstärkung von 2¹⁹ durch den zweiten Addierer 320 addiert, um das Ausgangssignal 330 zu erzeugen. Wenn in diesem Fall das vorherige Quantisiererausgangssignal 1 war, wird auch eine Verstärkung von 3 × 2¹⁹ außerdem zum Restsignal 50, das vom ersten Akkumulator 220 empfangen werden soll, addiert.
Im dritten Fall, in dem das Quantisiererausgangssignal 280 1 ist, wird, wenn das vorherige Quantisiererausgangssignal –1 war, 3 x 2¹⁹ vom Restwert 50 durch den Addierer 200 und vom Wert des zweiten Akkumulators 250 durch den Addierer 320 subtrahiert.
Eine zweite Abrundungsstufe 340 ist jedoch angeordnet, um das Ausgangssignal 330 des Addierers 320 zu empfangen. Die Abrundungsstufe 340 wählt die 6 MSBs des Ausgangssignals 330 aus. Da das Ausgangssignal 330 eine Summe/Differenz zwischen dem Inhalt des Akkumulators 250 mit 12 Bits und der Verstärkungsstufe 300 (die nur die 3 MSB beeinflußt) ist, ist das Ausgangssignal 330 12 Bits. Die Abrundungsstufe 340 verwirft die 6 LSBs des Ausgangssignals 330, wobei 6 Bits für das Abrundungsausgangssignal 350 verbleiben. Dieses Abrundungsausgangssignal 350 wird dann in den sekundären Modulator 170 erster Ordnung eingespeist.
Es sollte beachtet werden, daß das Ausgangssignal 330 insofern zum Restsignal 50 analog ist, als das Ausgangssignal 330 den durch den Quantisierer 270 eingeführten Quantisierungsfehler darstellt.
Aufgrund des obigen sollte der breiteste Akkumulator oder Addierer, der im sekundären Modulator 170 erforderlich ist, 6 Bits breit sein.
Die Wechselwirkung zwischen dem Quantisierer 270 im sekundären 160 und einem Quantisierer 360 im Modulator 170 verursacht, daß das Akkumulatorausgangssignal 260 verringert wird, noch bevor es den Akkumulator 370 im Modulator 170 erreicht.
Wenn der Quantisierer 270 eine 1 ausgibt und der Quantisierer 360 auch eine 1 ausgibt, wird insgesamt 2 × 2¹⁹ vom Akkumulatorausgangssignal 260 subtrahiert, noch bevor es den Akkumulator 370 erreicht. Dies liegt am Addierer 380 und an der Verstärkungsstufe 390. Die Verstärkungsstufe 390 empfängt das Ausgangssignal 400 vom Quantisierer 360 und in Abhängigkeit vom Ausgangssignal 400 wird 2¹⁹ durch den Addierer 380 zum Ausgangssignal 350 addiert oder von diesem subtrahiert. Aufgrund des Addierers 320 und der Verstärkungsstufe 300 können jedoch zusätzliche 2¹⁹ zum Akkumulatorausgangssignal 260 addiert oder von diesem subtrahiert werden. Wenn das Ausgangssignal beider Quantisierer 270, 360 Eins ist, wird folglich 2 × 2¹⁹ vom Akkumulatorausgangssignal 260 subtrahiert, wenn es zum abgerundeten Ausgangssignal 350 wird.
Im sekundären Modulator 170 wird das Ausgangssignal 410 des Addierers 380 durch den Akkumulator 370 empfangen. Das Ausgangssignal 420 dieses Akkumulators 370 wird von einem Quantisierer 360 empfangen, der zu den vorstehend beschriebenen Quantisierern ähnlich ist. Das Ausgangssignal 400 dieses Quantisierers 360 wird von den Filtern 430, 440 nacheinander empfangen.
Diese Filter geben ein Signal 450 aus, das zum Quantisiererausgangssignal 280 durch einen Addierer 460 addiert wird. Dieser Addierer erzeugt ein sekundäres Ausgangssignal 80.
Die Endkomponente des Modulators 10 ist der Rekombinator 60. Mit Bezug auf 4 ist eine z-Transformationsansicht des Rekombinators 60 dargestellt. Der Rekombinator 60 empfängt das Ausgangssignal 40 des ersten Modulators und das sekundäre Ausgangssignal 80. Ein Filter 470 verzögert das Modulatorausgangssignal 40, bis das sekundäre Ausgangssignal 80 ankommt. Das Filter 480 ermöglicht, daß das sekundäre Ausgangssignal 80 durch den Addierer 490 vom relevanten Modulatorausgangssignal 40 subtrahiert wird. Das Ausgangssignal des Addierers 440 ist das Endausgangssignal 90.

Claims

Mehrstufiger Delta-Sigma-Modulator (10), der folgendes aufweist einen primären Delta-Sigma-Modulator (30) erster Ordnung, der zum Empfangen eines Eingangssignals (20) und zum Erzeugen eines Zwischenausgangssignals (40), das eine Quantisierung des Eingangssignals (20) ist, und eines Restausgangssignals, das ein Quantisierungsrauschsignal ist, gekoppelt ist; einen sekundären Delta-Sigma-Modulator (70) höherer Ordnung mit einer Ordnung von mindestens 2, der zum Empfangen des Restausgangssignals gekoppelt ist, und ein sekundäres Ausgangssignal (80), das eine Quantisierung des Restausgangssignals ist, erzeugt; und einen Rekombinator (60), der zum Empfangen des Zwischenausgangssignals und des sekundären Ausgangssignals gekoppelt ist und ein Endausgangssignal (90) erzeugt; dadurch gekennzeichnet, daß der primäre Delta-Sigma-Modulator (30) folgendes umfaßt einen ersten Addierer (100); einen zweiten Addierer (130); eine Verzögerungseinheit (110); einen Quantisierer (120) mit einer toten Zone, der das Zwischenausgangssignal erzeugt; und eine Verstärkungsstufe (140); wobei der erste Addierer (100) zum Empfangen und Addieren des Eingangssignals und eines Ausgangssignals des zweiten Addierers (130) gekoppelt ist; die Verzögerungseinheit (110) zwischen den ersten Addierer (100) und den Quantisierer (120) mit toter Zone gekoppelt ist; die Verstärkungsstufe (140) zum Empfangen des Zwischenausgangssignals vom Quantisierer (120) gekoppelt ist; und der zweite Addierer (130) zum Empfangen und Subtrahieren eines Ausgangssignals der Verstärkungsstufe (140) von einem Ausgangssignal der Verzögerungseinheit (110) gekoppelt ist; und das Restausgangssignal das Ausgangssignal des zweiten Addierers (130) ist, wobei die tote Zone ein Eingangsbereich ist, wobei, wenn ein Eingangssignal in den Quantisierer (120) zwischen zwei vorbestimmten Werten liegt, das Quantisiererausgangssignal Null ist.
Modulator nach Anspruch 1, wobei der sekundäre Delta-Sigma-Modulator (70) folgendes umfaßt: einen sekundären Delta-Sigma-Modulator (160) zweiter Ordnung mit einem Quantisierer (270) mit einer toten Zone, wobei der sekundäre Delta-Sigma-Modulator (160) zweiter Ordnung zum Empfangen des Restausgangssignals (50) gekoppelt ist; und einen sekundären Delta-Sigma-Modulator (170) erster Ordnung mit einem Quantisierer (360) mit einer toten Zone, wobei der sekundäre Delta-Sigma-Modulator (170) erster Ordnung zum Empfangen eines Ausgangssignals (350) des sekundären Delta-Sigma-Modulators (160) zweiter Ordnung gekoppelt ist; wobei die tote Zone ein Eingangsbereich ist, in dem, wenn ein Eingangssignal in den Quantisierer (270; 360) zwischen zwei vorbestimmten Werten liegt, das Quantisiererausgangssignal Null ist.
Modulator nach Anspruch 2, wobei der sekundäre Delta-Sigma-Modulator (160) zweiter Ordnung folgendes umfaßt: einen ersten Addierer (200), der das Restausgangssignal (50) empfängt; einen ersten Akkumulator (220); einen zweiten Akkumulator (250); einen zweiten Addierer (460); eine erste Verstärkungsstufe (190); eine zweite Verstärkungsstufe (300); einen ersten Abrundungsblock (240); einen zweiten Abrundungsblock (340); einen ersten Filterblock (290); und einen Quantisierer (270) mit einer toten Zone; wobei der erste Addierer (200) ein Ausgangssignal (180) der ersten Verstärkungsstufe (190) vom Rest (50) subtrahiert; der erste Akkumulator (220) ein Ausgangssignal (210) des ersten Addierers (200) empfängt; der erste Abrundungsblock (240) ein Ausgangssignal (230) des Akkumulators (220) empfängt; der zweite Akkumulator (250) ein Ausgangssignal des ersten Abrundungsblocks (240) empfängt; der Quantisierer (270) ein Ausgangssignal des zweiten Akkumulators (250) empfängt; ein Ausgangssignal (280) des Quantisierers (270) vom ersten Filterblock (290) und von der zweiten Verstärkungsstufe (300) empfangen wird; ein Ausgangssignal (310) des ersten Filterblocks (290) von der ersten Verstärkungsstufe (190) empfangen wird; der zweite Addierer (320) ein Ausgangssignal der zweiten Verstärkungsstufe (300) vom Ausgangssignal des zweiten Akkumulators (250) subtrahiert; und der zweite Abrundungsblock (340) ein Ausgangssignal (330) des zweiten Addierers (320) empfängt.
Modulator nach Anspruch 3, wobei der sekundäre Delta-Sigma-Modulator (170) erster Ordnung folgendes umfaßt: einen dritten Addierer (380); einen dritten Akkumulator (370); einen zweiten Quantisierer (360) mit einer toten Zone; eine dritte Verstärkungsstufe (390); einen zweiten Filterblock (430); und einen dritten Filterblock (440); wobei der dritte Addierer (380) ein Ausgangssignal der Verstärkungsstufe (390) vom Ausgangssignal (350) des zweiten Abrundungsblocks (340) subtrahiert; der dritte Akkumulator (370) ein Ausgangssignal (410) des dritten Addierers (380) empfängt; der zweite Quantisierer (360) ein Ausgangssignal (420) des dritten Akkumulators (370) empfängt; die dritte Verstärkungsstufe (390) ein Ausgangssignal (400) des zweiten Quantisierers (360) empfängt; der zweite Filterblock (430) das Ausgangssignal (400) des zweiten Quantisierers (360) empfängt; und der dritte Filterblock (440) ein Ausgangssignal des zweiten Filterblocks (430) empfängt.
Modulator nach Anspruch 4, wobei ein vierter Addierer (460) das Ausgangssignal (280) des ersten Quantisierers (270) und ein Ausgangssignal (450) des dritten Filterblocks (440) empfängt und addiert, um das sekundäre Ausgangssignal (80) zu erzeugen.
Modulator nach Anspruch 1, welcher ferner eine Vielzahl von Delta-Sigma-Modulatoren (160, 170) umfaßt, die zwischen dem primären Modulator (30) erster Ordnung und dem Rekombinator (60) in Reihe gekoppelt sind, wobei einer der Vielzahl von Delta-Sigma-Modulatoren (160, 170) einen Quantisierer (270, 360) mit einer toten Zone verwendet, um ein Eingangssignal in den Quantisierer (270, 360) zu quantisieren, wobei die tote Zone ein Eingangsbereich ist, in dem, wenn ein Eingangssignal in den Quantisierer (270, 360) einen Wert zwischen zwei vorbestimmten Werten aufweist, das Quantisiererausgangssignal Null ist.
Modulator nach Anspruch 6, wobei der Quantisierer (270, 360) eine vorbestimmte Anzahl von höchstwertigen Bits aus dem Eingangssignal als Quantisiererausgangssignal auswählt.
Delta-Sigma-Modulator nach Anspruch 1 mit – einem ersten Akkumulator (220); – einem zweiten Akkumulator (250); – einer Abrundungsstufe (240), die zwischen den ersten Akkumulator (220) und den zweiten Akkumulator (250) gekoppelt ist; wobei – die Abrundungsstufe (240) ein digitales Ausgangssignal (230) des ersten Akkumulators (220) empfängt; die Abrundungsstufe (240) ein digitales Abrundungsausgangssignal zum zweiten Akkumulator (250) überträgt; – die Abrundungsstufe (240) das digitale Ausgangssignal (230) des ersten Akkumulators (220) abrundet, um das Abrundungsausgangssignal zu erzeugen; und – das digitale Ausgangssignal (230) des ersten Akkumulators (220) mehr Ziffern aufweist als das Abrundungsausgangssignal.
Delta-Sigma-Modulator nach Anspruch 8, wobei das Abrundungsausgangssignal durch Auswählen einer Anzahl von Bits aus dem digitalen Ausgangssignal (230) des ersten Akkumulators (220) erzeugt wird.
Delta-Sigma-Modulator nach Anspruch 1 mit: – einem Quantisierer (270); – einem Berechnungsmittel (300, 320) zum Berechnen eines Ausmaßes eines Quantisierungsfehlers, der durch den Quantisierer (270) eingeführt wird, so daß der Quantisierungsfehler durch eine digitale Zahl (330) dargestellt wird; und – einem Abrundungsmittel (340) zum Abrunden der digitalen Zahl (330), die den Quantisierungsfehler darstellt; wobei – der Quantisierer (270) mit dem Berechnungsmittel (300; 320) gekoppelt ist; und – das Abrundungsmittel (340) mit dem Berechnungsmittel (300, 320) gekoppelt ist.
Delta-Sigma-Modulator nach Anspruch 10, wobei das Abrundungsmittel (340) die digitale Zahl (330), die den Quantisierungsfehler darstellt, durch Auswählen einer vorbestimmten Anzahl an Bits aus der digitalen Zahl (330) abrundet.