DE69919185T2 - Korrektur nichtlinearer ausgangsverzerrung in einen delta-sigma d/a-wandler - Google Patents

Korrektur nichtlinearer ausgangsverzerrung in einen delta-sigma d/a-wandler Download PDF

Info

Publication number
DE69919185T2
DE69919185T2 DE69919185T DE69919185T DE69919185T2 DE 69919185 T2 DE69919185 T2 DE 69919185T2 DE 69919185 T DE69919185 T DE 69919185T DE 69919185 T DE69919185 T DE 69919185T DE 69919185 T2 DE69919185 T2 DE 69919185T2
Authority
DE
Germany
Prior art keywords
feedback
output
signal
delta
sigma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69919185T
Other languages
English (en)
Other versions
DE69919185D1 (de
Inventor
Laurence John MELANSON
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cirrus Logic Inc
Original Assignee
Cirrus Logic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cirrus Logic Inc filed Critical Cirrus Logic Inc
Publication of DE69919185D1 publication Critical patent/DE69919185D1/de
Application granted granted Critical
Publication of DE69919185T2 publication Critical patent/DE69919185T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/38—Calibration
    • H03M3/386—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M3/388—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
    • H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
    • H03M7/304—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
    • H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
    • H03M3/506—Details of the final digital/analogue conversion following the digital delta-sigma modulation the final digital/analogue converter being constituted by a pulse width modulator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M7/3026—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Amplifiers (AREA)
  • Analogue/Digital Conversion (AREA)

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung:
  • Die vorliegende Erfindung bezieht sich auf Digital/Analog-Konverter bzw. -Wandler bzw. -Umformer (DACs) für Tonfrequenzen. Genauer gesagt bezieht sich diese Erfindung auf die Korrektur einer nicht linearen Ausgabe- bzw. Ausgangsverzerrung in Delta-Sigma-DACs.
  • Beschreibung des Stands der Technik
  • Dokument WO 481.85, im Miteigentum des gegenwärtigen Anmelders, liefert den Hintergrund für die vorliegende Erfindung. Eine Delta-Sigma-Modulation gliedert eine Rausch-Gestaltungs-Technik ein, wodurch das Rauschen eines Quantisierers (häufig 1-bit), welcher auf einer Frequenz arbeitet, welche viel größer als die Bandbreite ist, zu Frequenzen bewegt wird, welche in dem Ausgabe- bzw. Ausgangssignal nicht von Interesse sind. Ein Filter nach bzw. hinter dem Quantisierer entfernt das Äußere des Bandrauschens. Das resultierende System synthetisiert einen hochauflösenden Datenkonverter, ist jedoch aus niedrig auflösenden Funktionsbausteinen konstruiert. Eine gute Übersicht über die Theorie von Delta-Sigma-Modulation wird in "Oversampling Delta-Sigma Data Converters", von Candy und Temes, IEEE Press, 1992 gegeben.
  • 1 zeigt einen wohlbekannten Delta-Sigma-Quantisierer erster Ordnung. Der Zweck dieses Quantisierers, in einem Digital/Analog-(D/A)-Konverter, ist es, ein hochauflösendes Digitalsignal xi, 11, welches einige Bits (16 beispielsweise) aufweist, in einen Einzel-Bit-Code yi, 12 zu konvertieren bzw. zu wandeln, welcher genau zu analog gewandelt werden kann. Eine Eingabe 11 wird dem Quantisierer über einen Integrator 16 zugeführt und ein quantisierter Ausgang bzw. eine quantisierte Ausgabe 12 wird als Rückkopplung 25 rückgeführt und unter Verwendung eines Addierers 14 von der Eingabe subtrahiert. Integrator 16 umfaßt Verzögerung 18 und Addierer 17, welcher das verzögerte Signal 19 zu dem Signal von dem Addierer 14 addiert. Der Quantisierer 21 wirkt als ein 1-Bit A/D-Konverter, welcher dessen Ausgabe bzw. Ausgang zu einer negativen Eins (eine negative Eingabe vorausgesetzt) oder einer positiven Eins (eine positive Eingabe vorausgesetzt) ansteuert. Die Quantisierfunktion wird geformt, indem der Ausgang bzw. die Ausgabe des Integrators 16 zu einem Fehlersignal ei, 23 addiert wird. Dieses Formen bzw. Modellieren erlaubt es, die Berechnung des Spektrums des Rauschens in einer direkten Art und Weise zu erledigen.
  • Für große positive Eingaben wird die Integratorausgabe positiv sein. Eine logische Eins ist dann der Ausgang des Quantisierers, welche rückgekoppelt und von der Eingabe subtrahiert wird. Die Serie von ausgegebenen Einsen setzt sich fort, bis die Integratorausgabe, welche aufgrund der negativen Rückkopplung nach unten läuft, schließlich die Quantisiererschwelle kreuzt, wenn der Quantisierer eine negative Eins ausgibt. Über die Zeit entspricht die Durchschnittsausgabe yi der Eingabe xi. Das System wird ein Del ta-Sigma-Konverter- bzw. -Wandler erster Ordnung genannt, da eine einzige Integratorstufe verwendet wird.
  • 2 zeigt, wie eine Ausgabe yi, 31, für eine sinusförmige Eingabe xi, 30 aussieht. Wenn die Eingabe- bzw. Eingangs-Sinuswelle auf einem hohen Pegel ist, wird eine große Anzahl von Einsen generiert bzw. erzeugt. Wenn die Eingangs-Sinuswelle auf einem niedrigen Pegel ist, wird eine große Anzahl von negativen Einsen erzeugt.
  • 3 zeigt einen üblichen Delta-Sigma-Quantisierer zweiter Ordnung. In der Praxis sind Delta-Sigma-Modulatoren im allgemeinen wenigstens zweiter Ordnung, da Modulatoren höherer Ordnung besser ein Rauschen in dem Signalband aufgrund einer verbesserten Vorhersage des bandinternen Quantisierungsfehlers reduzieren. Deshalb ist das resultierende Signal-Rausch-Verhältnis besser. Delta-Sigma-Modulatoren zweiter Ordnung sind noch relativ stabil und leicht zu entwerfen.
  • Ein Eingang xi, 35 wird zu einem Rückkopplungssignal 54 durch einen Addierer 38 hinzuaddiert. Das Signal vom Addierer 38 wird einem ersten Akkumulator 40 zugeführt, welcher eine Verzögerung 42 und einen Addierer 41 umfaßt. Der Ausgang des Akkumulators 40 wird einem Rückkopplungssignal 54 hinzuaddiert und einem zweiten Akkumulator 44 zugeführt, welcher eine Verzögerung 47 und einen Addierer 45 umfaßt. Der Ausgang des Akkumulators 44 geht in einen Quantisierer 50, gebildet als ein Fehlersignal ei, 52, hinzuaddiert zu dem Eingang durch einen Addierer 51. Ein quantisierter Ausgang 36 wird auch ein Rückkopplungssignal 54 rückgeführt. Der Quantisierer 50 kann das Signal in Einsen und Nullen (1-Bit-Format) oder in Vielfachpegel quantisieren.
  • 4 zeigt einen Oversampling-Digital/Analog-(D/A)-Konverter bzw. -Wandler, welcher einen Delta-Sigma-Quantisierer 70 zweiter Ordnung und einen Ein-Bit D/A-Konverter 71 wie den Demodulator 69 verwendet, und ein Tiefpaßfilter 73 zum Entfernen des Rauschens von dem 1-Bit-Signal. In einem bestimmten Beispiel des Oversampling-D/A-Konverters von 4 besteht das Eingangssignal xi, 60 aus Daten, welche in 16 Bit-Worte bei 8 kHz codiert wurden. Diese Worte werden in einem Register 63 plaziert, von welchem diese einem Tiefpaßfilter 64 bei 32 kHz zugeführt werden, wobei jedes Wort vier Mal wiederholt wird. Das Tiefpaßfilter würde typischerweise eines vom Typ mit endlicher Impulsantwort sein. Der lineare Interpolierer 66, welcher auch ein Tiefpaßfilter ist, setzt drei neue Worte zwischen jedes Paar von Worten von dem Tiefpaßfilter 64 ein, welches die Datenrate auf 128 kHz steigert. Diese Worte werden in ein zweites Register 67 eingespeist, welches jedes Wort in den Demodulator 69 einspeist, wobei jedes Wort acht Mal wiederholt wird, was in einer Datenrate von 1 MHz resultiert. Dieses Wiederholen der Proben ist ein einfacher Typ eines Tiefpaßfilters. Die 1 MHz Abtastrate ist eine hinlänglich bzw. ausreichend hohe Datenrate, so daß das Quantisierungsrauschen, welches in das Signal eingebracht wird, klein ist, und die Anforderungen des analogen Glättungsfilters werden leicht erfüllt. Ein Ausgang yi, 61 ist ein analoges Signal.
  • Techniken zum Steigern der Abtastrate, im allgemeinen Interpolation genannt, werden von in der Technik Versierten gut verstanden. Die meisten Entwürfe bzw. Entwicklungen werden verschiedene Stufen einer Steigerung verwenden, wo bei jede folgende Stufe einfacher in der Struktur ist und bei einer schnelleren Rate bzw. Geschwindigkeit läuft.
  • Diese Art eines Demodulators wird häufig bei Audio-Applikationen angewendet. Der Ausgang des Demodulators 69 kann manchmal direkt in einen Lautsprecher (nicht gezeigt) gelenkt werden, da der Lautsprecher als ein Tiefpaßfilter wirken kann. Diese Konfiguration verwendet das, was ein Klasse-D-Ausgang genannt wird. Eine Verlustleistung in einer Klasse D-Stufe hat das Potential, sehr klein zu sein, da die Ausgangstransistoren immer in entweder einem vollständig kurzgeschlossenen oder offenen Position sind, wodurch der meiste Widerstandsleistungsverbrauch entfernt wird. Die verbleibende Leistung wird durch das Schalten einer Kapazität abgeführt, welche gleich ist zu C·V2·F. C, die zu schaltende Kapazität, wird typischerweise durch die parasitäre Kapazität des Ausgangsumformers und der Treibertransistoren eingestellt. V, die zu schaltende Spannung, wird durch die verfügbare Versorgung und den erforderlichen Audioausgang eingestellt. F, die Durchschnittsfrequenz des Ausgangs, kann durch den Entwickler variiert werden. Wenn F größer gemacht wird, verbessert sich die Qualität des Signals, jedoch steigt auch die Leistung an. Auch erfordern die Berechnungen selbst eine Verlustleistung.
  • Ein überabtastender bzw. Oversampling-Digital/Analog-(D/A)-Konverter, wie jener von 4, welcher einen Quantisierer 70 der zweiten Ordnung und ein Tiefpaßfilter 71 zum Konvertieren der Daten von dem Delta-Sigma-Quantisierer 70 zum Analogsignal yi, 61 verwendet, ist eine sehr effektive Vorrichtung. Jedoch weist sie eine relativ hohe Ausgangsdaten-Übergangsrate auf, welche eine höhere Leistung erfordert als wünschenswert ist. Die Verwendung eines Pulsbreitenmo dulators zum Konvertieren der hoch auflösenden, niedrig bewerteten Daten in ein niedrig auflösendes, hoch bewertetes Ausgangssignal reduziert die Übergangsrate, führt jedoch eine nicht lineare Verzerrung in das Ausgangssignal ein, wodurch dessen Genauigkeit reduziert wird.
  • Das Europäische Patent EP 0576 701 B1 zeigt eine Hörhilfe, welche einen A/D-Konverter, um den Eingangsschall zu einem Digitalformat zu konvertieren, eine konventionelle digitale Signalverarbeitung, und einen Pulsbreiten-Modulator zum Konvertieren der hoch auflösenden, niedrig bewerteten bzw. niedrigfrequenten Daten in einen niedrig auflösenden, hoch bewerteten Klasse D-Ausgang aufweist, was bedeutet, daß der digitale Bitstrom einen Ausgangsumformer direkt antreibt. Der Ausgang des Pulsbreiten-Modulators weist relativ niedrige Übergangsraten auf, wobei jedoch, da es kein Rauschformen in dem Schaltkreis gibt, dieser ein niedriges Signal/Rausch-Verhältnis aufweist. Eine extrem hohe Taktrate würde erforderlich sein, um eine gute Audio-Wiedergabetreue zu erzielen.
  • Andere systemische nicht lineare Effekte können in das Ausgangssignal durch den ausgegebenen 1-Bit oder Vielfachpegel DAC oder andere Teile des Ausgangssystems eingebracht werden. Es ist wohl verstanden, daß ein Delta-Sigma-Konverter teilweise für eine Rückkopplung einer Nicht-Linearität korrigiert werden kann, indem ein nicht-lineares Element eingebracht wird, welches die gesamten Feedback- bzw. Rückkopplungspfade antreibt. Es gibt viele Arten von Ausgangsverzerrungen, welche nicht durch diese Mittel korrigiert werden können. Es verbleibt ein Bedarf für einen D/A-Konverter, welcher imstande ist, eine nicht-lineare Ausgangsverzerrung zu kompensieren, welche durch vorhersagbare sy stemische Faktoren verursacht werden, die das einzelne Element nicht korrigieren kann.
  • Zusammenfassung der Erfindung
  • Ein Gegenstand bzw. Ziel der vorliegenden Erfindung ist es, eine systemische, nicht-lineare Verzerrung zu kompensieren, welche in das Ausgangssignal eines Delta-Sigma-Digital/Analog-Konverters (DAC) eingebracht wurde. Ein derartiger DAC wird als besonders nützlich für Audiosysteme empfunden, welche eine Klasse D-Ausgangsstufe und einen PWM-Treiber für hochgenaue DAC-Systeme verwenden, indem einige der schwierigen Fragen einer analogen Genauigkeit entfernt werden, und für ein digitales Korrigieren analoger Mangelhaftigkeiten in allgemeinen Delta-Sigma-Konvertern.
  • Daher wird in Übereinstimmung mit der Erfindung ein kompensierter Delta-Sigma-Digital/Analog-Konverter zur Verfügung gestellt, wie in den anhängigen Ansprüchen definiert wird.
  • Ein Beispiel ist ein DAC für eine Hörhilfe, wo eine Verlustleistung ernstlich. begrenzt ist. Eine derartige Vorrichtung würde bestehen aus einem Mikrophon zum Empfangen von Umgebungsschall, einem Analog/Digital-Konverter zum Konvertieren des Schalls zu einem hoch auflösenden, niederfrequenten digitalen Signal, einer digitalen Verarbeitungsschaltanordnung zum Modifizieren der Qualität des hoch auflösenden, niederfrequenten digitalen Signals, einer Interpolatorschaltanordnung zum Konvertieren des hoch auflösenden mittelfrequenten, digitalen Signals zu einem mittelfrequenten, hochauflösenden Signal, und einem Digital/Analog-Konverter zum Konvertieren des modifizierten hoch auflösen den, mittelfrequenten digitalen Signals zurück in analogen Schall.
  • Der DAC konvertiert ein mittelfrequentes, hoch auflösendes digitales Signal in ein Analogsignal und beinhaltet einen Delta-Sigma-Modulator zum Konvertieren des mittelfrequenten, hochauflösenden digitalen Signals in ein mittelfrequentes, mittelauflösendes digitales Signal und kann einen Lastverhältnis-Demodulator beinhalten, welcher mit dem Delta-Sigma-Modulator zum Konvertieren des mittelfrequenten, mittelauflösenden digitalen Signals in ein hochfrequentes, hochauflösendes digitalesm Signal verbunden ist, und eine D/A-Vorrichtung, welche mit dem Lastverhältnis-Demodulator zum Konvertieren des hochfrequenten, niedrig auflösenden digitalen Signals in das Analogsignal verbunden ist. Der Lastverhältnis-Demodulator formatiert das hochfrequente, niedrig auflösende digitale Signal in ein vorbestimmtes Format mit niedriger Übergangsrate bzw. Frequenz.
  • Als eine Eigenschaft bzw. ein Merkmal ist der Delta-Sigma-Modulator ein Delta-Sigma-Modulator wenigstens zweiter Ordnung, welcher wenigstens zwei Feedback- bzw. Rückkopplungsschleifen aufweist, welche ein Feedback- bzw. Rückkopplungssignal tragen, und auch einen Korrekturfaktor (gespeichert beispielsweise in einem ROM) auswählt und an wenigstens eine der Rückkopplungsschleifen anwendet, basierend auf dem vorbestimmten Format niedriger Übergangsfrequenz und dem Feedback- bzw. Rückkopplungssignal.
  • Der Lastzyklus- bzw. Lastverhältnis-Demodulator kann Wechselmittel einschließen, um das vorbestimmte Format mit niedriger Übergangsfrequenz bzw. -rate zwischen wenigstens zwei unterschiedlichen Formaten zu wechseln.
  • Der Delta-Sigma-Modulator kann auch ein Delta-Sigma-Modulator mit einer höheren als zweiter Ordnung sein, welcher mehr als zwei Feedback- bzw. Rückkopplungsschleifen aufweist, welche ein Feedback- bzw. Rückkopplungssignal tragen, und Korrekturfaktoren auswählen und an mehr als eine der Feedback- bzw. Rückkopplungsschleifen anwenden, basierend auf dem vorbestimmten Format mit niedriger Übergangsfrequenz und dem Rückkopplungssignal.
  • Der Lastverhältnis-Demodulator formatiert das hochfrequente, niedrig auflösende digitale Signal in ein vorbestimmtes Format mit niedriger Übergangsfrequenz zum Bestimmen eines multiplen bzw. vielfachen Bitwerts entsprechend jedem Eingangswert des mittelfrequenten, mittelauflösenden digitalen Signals und zum Ausgeben der bestimmten Werte als das hochfrequente, niedrig auflösende Digitalsignal. Beispielsweise kann der Lastverhältnis-Demodulator einen Wert entsprechend jedem möglichen Eingabe- bzw. Eingangswert des mittelfrequenten, mittelauflösenden digitalen Signals (beispielsweise in einem ROM) speichern, und den entsprechenden gespeicherten Wert für jeden mittelfrequenten, mittelauflösenden digitalen Signaleingang durchsuchen. Der Lastverhältnis-Demodulator kann einen Parallel-Seriell-Konverter bzw. Umwandler verwenden, welcher mit dem ROM verbunden ist, um die parallelen gesuchten Werte in das hochfrequente, niedrig auflösende niedrige Übergangs-Digitalsignal zu konvertieren.
  • Der DAC kann eine Klasse-D-Ausgangsstufe zum Antreiben eines Ausgangslautsprechers aufweisen. Besonders in dem Fall einer Hörhilfe kann diese in einer integrierten Schal tung implementiert sein und bei 1,1 Volt oder niedriger arbeiten.
  • Ein einzelner Multiphasenaddierer kann die gesamten arithmetischen Elemente des Akkumulators bzw. Speichers umfassen und arithmetische Elemente innerhalb des Delta-Sigma-Modulators rückkoppeln. Beispielsweise kann der einzelne Multiphasenaddierer einen Dreieingangs-Addierer umfassen, welcher in drei Phasen arbeitet. In diesem Fall addiert die erste Phase den Eingang zu dem Delta-Sigma-Modulator plus dem vorhergehenden Ausgang der ersten Stufe plus dem Negativen der Rückkopplung, die zweite Phase addiert den gegenwärtigen Ausgang der ersten Stufe plus dem vorhergehenden Ausgang der zweiten Stufe, und eine dritte Phase addiert den gegenwärtigen Ausgang der ersten Stufe plus den gegenwärtigen Ausgang der zweiten Stufe und speist den Quantisierer.
  • Die vorliegende Erfindung ist auch in vielen anderen Umgebungen nützlich bzw. verwendbar, um andere Typen einer nicht linearen Rückkopplungsverzerrung zu betrachten und zu korrigieren. Der Delta-Sigma-Modulator ist in jedem Fall wenigstens von zweiter Ordnung, welcher Rückkopplungsschleifen zu jedem Akkumulator bzw. Speicher aufweist. Jede Rückkopplungsschleife weist einen unterschiedlichen Korrekturfaktor auf, welcher an diese angewendet wird, um wiederholbare nicht lineare Verzerrungen in den Ausgangsstufen zu kompensieren. Diese Korrekturfaktoren unterscheiden sich voneinander auf nicht triviale Weise, um eine nicht lineare Verzerrung zu berücksichtigen.
  • Ein zweites Beispiel einer Umgebung, in welcher ein Delta-Sigma-Modulator einschließlich einer Rückkopplungskorrektur gemäß der vorliegenden Erfindung nützlich ist, ist, wo der Delta-Sigma-Modulator einschließlich der Korrekturschaltanordnung mit einem 1-Bit oder Multilevel- bzw. Vielfachpegel-Ausgangs DAC verbunden ist. Der DAC kann Ausgangspulse generieren bzw. erzeugen, welche Probleme mit der Anstiegsgeschwindigkeit, Variationen in der Dauer oder Höhe der Pulse, oder andere nicht lineare systemische Ausgangssignalfehler aufweisen.
  • Ein Delta-Sigma-Modulator, einschließlich eine Rückkopplungskorrektur gemäß der vorliegenden Erfindung ist auch zum Korrigieren von Fehlern nützlich bzw. verwendbar, welche in einem hochqualitativen Multilevel-Digital/Analog-Konverter erzeugt werden, welcher einen Mustergenerator und DACs mit Vielfachausgang verwendet. Jeder DAC neigt zum Erzeugen von Pulsen, welche nicht lineare systemische Variationen bzw. Abweichungen aufweisen.
  • Ein Delta-Sigma-Modulator, einschließlich eine Rückkopplungskorrektur gemäß der vorliegenden Erfindung ist auch zur Korrektur von Fehlern nützlich, welche in einem Audio-Leistungsverstärker erzeugt werden, welcher einen Lautsprecher in einem Klasse-D-Modus antreibt. Die von den Klasse-D-Ausgangstreibern erzeugten Signale weisen Probleme mit der Anstiegsgeschwindigkeit auf, was zu nicht linearen Fehlern in dem Antriebs- bzw. Ansteuersignal führt.
  • Kurze Beschreibung der Zeichnungen
  • 1 (Stand der Technik) zeigt einen gut bekannten Delta-Sigma-Quantisierer der ersten Ordnung.
  • 2 zeigt einen Ausgang yi für einen sinusförmigen Eingang xi für den Quantisierer von 1.
  • 3 (Stand der Technik) zeigt einen üblichen bzw. gemeinsamen Delta-Sigma-Quantisierer der zweiten Ordnung.
  • 4 (Stand der Technik) zeigt ein Oversampling- bzw. Überabtast-D/A-Konvertersystem, welches einen Delta-Sigma-Quantisierer der zweiten Ordnung wie jenen von 3 und einen 1-Bit D/A-Konverter als den Demodulator verwendet.
  • 5 zeigt einen Demodulator gemäß der vorliegenden Erfindung, einschließlich eines Delta-Sigma-Datenkonverters und eines Lastverhältnis-Demodulators.
  • 6 zeigt ein detaillierteres Diagramm des Lastverhältnis-Demodulators von 5.
  • 7 ist aus 7A bis 7E zusammengesetzt und zeigt verschiedene nützliche Datenformate zum Ausgeben von dem Lastverhältnis-Demodulator von 6. 7A zeigt das zentrierte, nach rechts anwachsende Format. 7B zeigt das zentrierte, nach links anwachsende Format. 7C zeigt das Anwachsen von dem rechten Format. 7D zeigt das Anwachsen bzw. Ansteigen von dem linken Format. 7E zeigt ein wechselndes Format, worin ungerade Zyklen bzw. Takte von rechts anwachsen, und gerade Zyklen bzw. Takte von links anwachsen.
  • 8 zeigt einen Delta-Sigma-Quantisierer der zweiten Ordnung, welcher für Niedrigübergangs-Demodulator-Ausgangsdaten rückkopplungs-kompensiert ist, gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • 9 zeigt einen anderen kompensierten Delta-Sigma-Quantisierer der zweiten Ordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • 10 zeigt einen Demodulator gemäß der vorliegenden Erfindung, welcher einen dritten kompensierten Delta-Sigma-Quantisierer der zweiten Ordnung verwendet.
  • 11 zeigt einen Signalflußgraph eines Delta-Sigma-Quantisierers, welcher in 10 verwendet werden könnte.
  • 12 zeigt einen kompensierten Delta-Sigma-Quantisierer der dritten Ordnung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
  • 13 zeigt das Ausgangssignal des Demodulators von 5, welcher einen Delta-Sigma-Quantisierer ohne die Kompensation der vorliegenden Erfindung verwendet, für ein Eingangssignal, welches eine Sinuswelle bei –40 dB umfaßt.
  • 14 zeigt das Ausgangssignal des Demodulators von 5, welcher den kompensierten Delta-Sigma-Quantisierer von 10 verwendet, für ein Eingangssignal, welches eine Sinuswelle bei –40 dB umfaßt.
  • 15 zeigt das Ausgangssignal des Demodulators von 5, welcher einen Delta-Sigma-Quantisierer ohne die Kompensation der vorliegenden Erfindung verwendet, für ein Eingangssignal, welches eine Sinuswelle bei –60 dB umfaßt.
  • 16 zeigt das Ausgangssignal des Demodulators von 5, welcher den kompensierten Delta-Sigma-Quantisierer von 10 einsetzt, für ein Eingangssignal, welches eine Sinuswelle bei –60 dB umfaßt.
  • 17 stellt eine C-Programm-Simulation des Demodulators von 5 zur Verfügung, welcher den kompensierten Delta-Sigma-Quantisierer von 10 verwendet.
  • 18 zeigt eine Hörhilfe, welche den Demodulator von 5 verwendet.
  • 19 zeigt einen Delta-Sigma-Modulator der zweiten Ordnung, welcher eine Feedback- bzw. Rückkopplung für nichtlineare Abweichungen der Ausgangsdaten kompensiert aufweist, gemäß einer sechsten Ausführungsform der vorliegenden Erfindung.
  • 20 zeigt eine Serie von Ausgangspulsen, welche aus der Ausführungsform von 19 resultieren, welche unterschiedliche Anstiegszeiten und Flächen aufweisen.
  • 21 zeigt einen Puls einer Höhe zwei, resultierend aus der Multilevel-Version der Ausführungsform von 19, welche illustriert, daß der Puls nicht dasselbe Schwerkraftzentrum oder die doppelte Fläche eines Einzelpulses aufweist.
  • 22 zeigt eine Serie von Ausgangspulsen, die aus der Ausführungsform von 19 resultieren, welche unterschiedliche Anstiegszeiten und Flächen aufweisen.
  • 23 zeigt einen hochqualitativen Multilevel-DAC, welcher den kompensierten Delta-Sigma-Modulator von 19 verwendet.
  • 24 zeigt einen Klasse-D-Leistungsverstärker, welcher den kompensierten Delta-Sigma-Modulator von 19 verwendet.
  • 25 zeigt ein Zeitdiagramm der Ausführungsform von 24.
  • Detaillierte Beschreibung der bevorzugten Ausführungsform
  • 5 zeigt einen Demodulator, welcher in einem Over-Sampling D/A-Konverter wie jenem verwendet werden könnte, der in 4 gezeigt ist, welche einen Demodulator 69 in dieser Figur ersetzt. Hoch auflösende Daten 202, beispielsweise 12 bis 20 Bit-Daten, treten in den Delta-Sigma-Konverter 204 ein. Die Abtastrate bzw. Abtastfrequenz dieser Daten wurde bereits von dem für die Codierung der Daten erforderlichen niederfrequenten Takt auf einen mittelfrequenten Takt erhöht, welcher zum Takten des Delta-Sigma-Konverters verwendet wird. Das Verhältnis des niedrigen zu dem mittleren Takt wird typischerweise ein Faktor von 32 bis 1024 sein, beispielsweise ein niedriger Takt von 16 kHz zu einem mittleren Takt von 1 MHz. Der Delta-Sigma-Modulator 204 wird durch einen mittleren Takt 213, beispielsweise bei 1 MHz getaktet, um Daten 206 mittlerer Auflösung (2 bis 5 Bit beispielsweise) zu erzeugen. Ein Lastverhältnis-Demodulator 208 wird durch mittleren Takt 213 und hohen Takt 212 getaktet. Die Frequenz des hohen Takts ist ein Vielfaches des mittleren Takts, beispielsweise 16 MHz. Die Lastzyklus- bzw. Lastverhältnis-Demodulator 208 ist detaillierter in 6 gezeigt. Der Ausgang des Lastverhältnis-Demodulators 208 sind niedrig auflösende Daten 210, typischerweise in einem Ein- oder Zwei-Bit-Format, bei einer hohen Taktrate bzw. Taktfrequenz.
  • Der optionale 0,5 Mitteltakt 214 wird zum Wechseln von Ausgangsdatenformaten verwendet, wie beispielsweise das Wechseln des Ausgangsdatenformats, welches in 7E unten gezeigt ist. Da zwei unterschiedliche Ausgabe- bzw. Ausgangsformate auf abwechselnde Art und Weise verwendet werden, wählt die 0,5 Mitteltaktfrequenz bzw. -rate eines der Formate für jeden anderen Datenrahmenausgang von ROM 220 (gezeigt in 6) aus. Beispielsweise würde für jeden geraden Rahmen 0,5 Mitteltakt 214 niedrig sein, was dem ROM 220 sagt, das Anwachsen des rechten Formats zu verwenden. Für ungerade Rahmen wäre 0,5 Mitteltakt 214 hoch und das Anwachsen vom linken Format würde verwendet werden. 0,5 Mitteltakt 214 wird nicht verwendet für die in 7A–D gezeigten Datenformate, da diese Formate nicht abwechseln. ROM 220 muß zweimal so groß für den alternierenden Fall sein, um beide Formate zu halten bzw. aufzunehmen (Anwachsen von rechts und Anwachsen von links in dem 7E-Fall). Der Delta-Sigma-Modulator 204 verwendet auch 0,5 Mitteltakt 214 für den alternierenden Fall, da ein verschiedener Korrekturfaktor abhängig davon verwendet werden wird, welches Ausgangsformat durch ROM 220 angewendet wird.
  • 6 zeigt den Lastverhältnis-Demodulator 208 in größerem Detail. Der Lastverhältnis-Demodulator 208 umfaßt nur kombinatorische Logik und beinhaltet keine Feedback- bzw. Rückkopplungsschleifen. Somit ist er deterministisch und weist wenig oder keinen Speicher (trägt minimalen bzw. Minimalzustand) auf. In der bevorzugten Ausführungsform umfaßt der Lastverhältnis-Demodulator 208 ein ROM 220, beinhaltend eine Suchtabelle, und einen parallel/seriell Datenkonverter 223. Eingangsdaten 206 mittlerer Auflösung werden verwendet, um Daten in ROM 220 zu suchen, welche parallel über Leitungen 221 ausgegeben werden. Die im ROM 220 gespeicherten Daten werden gewählt, um die Anzahl von Übergängen in seinem Ausgang zu minimieren, wodurch der Betrag der benötigten Leistung zum Antreiben des Demodulators minimiert wird. Abhängig davon, was im ROM 220 gespeichert ist, können die Daten auf den Leitungen 221 in einer Vielfalt von nützlichen Formaten mit niedriger Übergangsfrequenz bzw. Übergangsrate vorliegen, wie jene, die in 7A–7E gezeigt sind. Das Verhältnis zwischen hohem Takt 212 und mittlerem Takt 213 ist durch die Anzahl von parallelen Leitungen 221 bestimmt. Beispielsweise kann, wenn es 16 parallele Leitungen 221 gibt, der hohe Takt 212 auf 16 MHz laufen und der Mitteltakt 213 kann auf 1 MHz laufen. Der Parallel/Seriell-Datenkonverter 223 würde 16 Bit von Daten parallel bei 1 MHz empfangen und serielle Daten auf 16 MHz ausgeben. Der hohe Takt 212 ist nur erforderlich, um den Parallel/Seriell-Konverter 223 zu betreiben.
  • Jene mit Erfahrung in der Technik werden anerkennen, daß viele gut bekannte Strukturen verwendet werden könnten, um den Lastverhältnis-Demodulator 208 zu implementieren. Beispielsweise könnte die Suchfunktion mit Gattern bzw. Gates anstelle des ROM 220 erledigt werden. Oder die Daten könn ten in zwei Teilen zu je acht Bit beispielsweise ausgetaktet werden. Die Parallel-zu-Seriell-Konversion bzw. Umwandlung könnte in verschiedenen Stufen erledigt werden. Ihr Ausgang bzw. ihre Ausgabe könnte eher zwei parallele Bits als eines sein. Der Lastverhältnis-Demodulator könnte auch durch logische Decodierer realisiert werden, welche an den Ausgang des Frequenzteilers angewendet werden, welcher den Mitteltakt aus dem hohen Takt erzeugt. Zustands-Maschinenimplementierungen könnten auch verwendet werden.
  • Ein Pulsbreitenmodulator ist ein Beispiel eines möglichen Lastzyklus- bzw. Tastverhältnis-Demodulators 208. In diesem Fall, würde der Inhalt von ROM 220 das Anwachsen vom linken Muster implementieren, welches in 7D gezeigt ist.
  • 7 ist aus 7A bis 7E zusammengesetzt und zeigt verschiedene mögliche Datenformatausgaben des Lastverhältnis-Demodulators 200 von 6. 7A zeigt das zentrierte, nach rechts anwachsende Format. Daher ist eine Eins rechts von der Mittellinie und eine Drei weist zwei Bits nach rechts und ein Bit nach links auf. Die geraden Zahlenwerte sind zentriert. 7B zeigt das zentrierte, nach links anwachsende Format. Daher ist eine Eins links von der Mittellinie und eine Drei weist zwei Bits nach links und ein Bit nach rechts auf.
  • 7C zeigt das Anwachsen des rechten Formats. 7D zeigt das von links anwachsende Format. Das von links und von rechts anwachsende Format resultieren in größerem Diskontinuitätsrauschen bzw. Unstetigkeitsrauschen als die anderen Formate und sind so etwas weniger nützlich.
  • 7E das abwechselnde Format, in welchem ungerade Zyklen bzw. Takte von rechts anwachsen, und gerade Zyklen bzw. Takte von links anwachsen. Dieses Format ist besonders nützlich, da es halb so viele Ausgangsdatenübergänge erfordert wie jedes der obigen Formate. Jedoch ist die Entwicklung komplexer, wie oben beschrieben wurde. Um dieses Format darzustellen bzw. zu illustrieren, werden die folgenden Werte aufeinanderfolgend gezeigt: 3, 2, 5, 1, 0, 3, 16, 4. Offensichtlich wäre es gleichwertig, ungerade Zyklen von links anwachsend zu haben, und gerade Zyklen von rechts anwachsend.
  • In all den in 7A–7E gezeigten Formaten ist die Fläche unter der Ausgangskurve (erstes Integral) direkt proportional zum Eingangswert. Mit anderen Worten ist der Effekt erster Ordnung gleichwertig zu einer idealen Impulsfunktion. Das ist jedoch für das zweite Integral nicht wahr bzw. zutreffend, welches ein gewisses Niveau an Verzerrung hervorrufen wird. Eine einfache Beschreibung ist, daß der Schwerpunkt des Signals nicht an derselben Zeitposition in dem Signal verbleibt. Eine Kompensation zum Erreichen niedriger Verzerrung und einem guten Signal-Rausch-Verhältnis ist erforderlich.
  • 8 zeigt eine erste Ausführungsform eines Delta-Sigma-Quantisierers der zweiten Ordnung, welcher als Delta-Sigma-Konverter 204 des Demodulators von 5 verwendet werden könnte. Der Delta-Sigma-Konverter von 8 weist ein Feedback bzw. eine Rückkopplung 92 auf, die (das) für das an die Daten angewendete Format durch den Lastverhältnis-Demodulator 208 kompensiert ist. Die Struktur der Ausführungsform von 8 ist identisch zur Struktur des Delta-Sigma-Quantisierers der zweiten Ordnung von 3, ausge nommen, daß die Rückkopplung in den Addierer 95 durch den Korrekturblock 93 korrigiert wurde und Quantisierer 90 ein Vielfach-Bit-Quantisierer ist.
  • Eingang xi, 78 wird zum Feedback- bzw. Rückkopplungssignal 92 durch den Addierer 80 hinzuaddiert. Das Signal vom Addierer 80 wird in den ersten Akkumulator bzw. Speicher 82 eingespeist, welcher eine Verzögerung 84 und einen Addierer 83 umfaßt. Der Ausgang des Akkumulators 82 wird zum korrigierten Rückkopplungssignal 94 hinzuaddiert und in den zweiten Akkumulator 86 eingespeist, welcher eine Verzögerung 88 und einen Addierer 87 umfaßt. Der Ausgang des Akkumulators 86 geht in den Multi-Bit-Quantisierer 90. Der quantisierte Ausgang 79 (yi) wird als Rückkopplungssignal 92 rückgekoppelt. Der Quantisierer 90 weist mehr als zwei Signalpegel für seinen Ausgang bzw. seine Ausgabe auf.
  • Der Korrekturblock 93 ist als eine Black Box gezeigt, welche das Feedback- bzw. Rückkopplungssignal 92 als einen Eingang und das Korrektursignal 94 als einen Ausgang aufweist. In der bevorzugten Ausführungsform verwendet der Korrekturblock 93 das Signal 92, um einen Korrekturfaktor im ROM zu suchen, und liefert ihn zum Addierer 95, um zum Feedback- bzw. Rückkopplungssignal 96 hinzu addiert zu werden. Äquivalent könnte der Korrekturblock als seinen Ausgang ein Signal aufweisen, welches das zum Korrekturfaktor hinzuaddierte Feedback- bzw. Rückkopplungssignal 92 umfaßt. Dann würde das Feedback- bzw. Rückkopplungssignal 96 entfernt werden.
  • Die Inhalte des ROM des Korrekturblocks 93 werden ausgewählt, um das Format des Datenausgangs von dem Lastverhältnis-Demodulator 208 zu korrigieren. Der erforderliche Aus gang des Korrekturblocks kann einfach berechnet werden, indem das zweite integral des ausgegebenen bzw. Ausgangsdatenmusters genommen wird und der ideale, lineare Wert subtrahiert wird. 13 zeigt eine C Programm-Simulation eines Demodulators, welcher das zentrierte, nach rechts anwachsende Format von 7A verwendet. Das in diesem Programm verwendete ROM (welches diese Auswahl von Parametern, Datenformaten, Taktverhältnissen, usw. verwendet) würde wie folgt entworfen werden:
    • 1) Wähle eine 0-Zeit-Position. In diesem Fall werden wir das Zentrum des Zeitrahmens als 0 verwenden.
    • 2) Berechne die Zeiten des Zentrums von jedem einzelnen Einheitspuls. In dem vorliegenden Beispiel sind diese (von links nach rechts): –15/32 –13/32 –11/32 –9/32 –7/32 –5/32 –3/32 –1/32 1/32 3/32 5/32 7/32 9/32 11/32 13/32 15/32
    • 3) Summiere die Elemente von der obigen Berechnung, welche innerhalb eines beliebigen vorgegebenen Pulses verwendet werden. Als ein Beispiel wird für den Fall einer Breite 1 1/32 verwendet und die Summe ist 1/32. Für den Fall einer Breite 2 werden –1/32, 1/32 verwendet, und die Summe ist 0. Für den Fall der Breite drei werden –1/32, 1/32, 3/32 verwendet, und der Wert ist 3/32. Für den Fall der Breite fünf werden –3/32, –1/32, 1/32, 3/32, 5/32 verwendet, und der Wert ist 5/32. Dieser Wert wird mit dem Feedback- bzw. Rückkopplungswert für einen einzelnen Schritt multipliziert, in dem Fall des C-Programms von 17, 2048 (hex 0800), um den Korrekturtabellenwert 320 für die Eingabe 5 (hex0140) zu bekommen.
  • Da diese Pulse nach rechts anwachsen, sind die ungeraden Ausgaben bzw. Ausgänge relativ zum Zentrum spät. Daher wird der Korrekturtermzeichen entgegengesetzt zu dem Feedback-Rückkopplungsterm aufweisen.
  • Es ist auch möglich, einen Korrekturfaktor in jeder Feedback- bzw. Rückkopplungsschleife des Delta-Sigma-Konverters von 8 (d.h. kompensiert den Pfad zum Addierer 80 ebenso wie zum Addierer 95) zu verwenden. Diese Technik würde verwendet werden, wenn die Ausgangsstufe in der Energie nicht linear wäre, jedoch in normalen Fällen würde dieser Kompensationspfad eine eins-zu-eins Funktion (d.h. unkompensiert) sein.
  • 9 zeigt einen anderen kompensierten Delta-Sigma-Quantisierer gemäß der zweiten Ordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Dieser wird gezeigt und beschrieben, um darzustellen bzw, zu illustrie ren, wie die Kompensationsfunktion in jedem Delta-Sigma-Quantisierer verwendet werden kann.
  • In dem kompensierten Delta-Sigma-Quantisierer von 9 wird das Eingangssignal xi, 98 zu dem Negativen des Feedback- bzw. Rückkopplungssignals 111 durch einen Addierer 100 hinzuaddiert, um ein Signal 101 zu bilden. Ein Addierer 103 addiert 101 zu dem Signal von der Verzögerung 104 und speist das Resultat in den Addierer 106 ein. Der Addierer 106 addiert dieses Signal zu dem Negativen von Signal 113, welches als Feedback bzw. Rückkopplung 111 mit 2 multipliziert wird, und zum Signal 116, welches der Korrekturterm ist, welcher durch den Korrekturblock 114 gebildet wurde. Der Ausgang des Addierers 106 wird zu dem Signal von der Verzögerung 108 durch den Addierer 107 hinzu addiert. Das Resultat wird durch den Quantisierer 110 quantisiert, um die Ausgabe 99 und das Feedback- bzw. Rückkopplungssignal 111 zu bilden. Feedback 111 wird für den variablen Schwerpunkt durch den Korrekturblock 114 kompensiert, wie dies oben beschrieben wurde.
  • 10 zeigt einen Demodulator in Übereinstimmung mit der vorliegenden Erfindung, welcher einen kompensierten Delta-Sigma-Konverter 204a zweiter Ordnung verwendet. Diese besondere Implementierung ist besonders zur Verwendung mit einem Tastverhältnis bzw. Lastzyklus geeignet, da die Berechnungen in multiplen bzw. mehreren Phasen durchgeführt wird. Der Delta-Sigma-Konverter 204a könnte der Delta-Signal-Konverter sein, welcher in der Signalflußkurve von 11 gezeigt ist, welcher eine Verbesserung der Delta-Sigma-Konverter zweiter Ordnung ist, welche in 8 und 9 gezeigt sind. Der Demodulator von 10 wurde durch ein C Programm simuliert, welches in 17 gezeigt. 13 bis 16 zeigen die Leistung dieses Schaltkreises, wobei der Korrekturblock für zwei unterschiedliche Signalpegel ein- und ausgeschaltet wird bzw. wurde.
  • Dasselbe Numerierungsschema ist in 10 verwendet, wie es in 5 verwendet wurde, wo die Blöcke gleichwertig sind. Der Delta-Sigma-Modulator 204a von 10 ist leicht unterschiedlich vom Delta-Sigma-Modulator 204 von 5, wie unten beschrieben wird. Hochauflösende Daten 202 werden in den Delta-Sigma-Modulator 204a eingegeben. Für das Beispiel von 10 betragen hochauflösende Daten 202 sechzehn Bit. Der Delta-Sigma-Modulator 204a gibt Daten 206 mittlerer Auflösung, in diesem Fall fünf Bit von Daten entsprechend 17 Pegeln, a den Lastverhältnis-Demodulator 208 aus. Ein Unterschied zwischen dem Demodulator von 5 und jenem von 10 ist, daß der Hochtakt 212 durch den Delta-Sigma-Modulator 204a von 10 verwendet wird, um den Drei-Stufen-Addierer 234 zu implementieren, wie unten beschrieben wird.
  • Der Schaltkreis von 10 ist sehr effizient, da dieser einen Drei-Stufen-Addierer 234 verwendet, um alle drei der Eingangsaddierer (241, 244 und 250) von 11 zu implementieren. Dies ist möglich, da die Addierer immer in Folge arbeiten. Der Ausgang des Addierers 241 in 11 speist in den Addierer 244 ein, welcher in den Addierer 248 einspeist. Jeder Addiervorgang wird durch den Addierer 234 durchgeführt, während die Eingänge zum Addierer 234 durch den Logikblock 232 und Multiplexer 227 bestimmt werden. Der Eingang zum Register 236 ist gesperrt, wenn der Addierer 234 als einer der ersten beiden Addierer (241, 244) agiert, und ist freigegeben, wenn der Addierer 234 als der dritte Addierer 248 wirkt.
  • Somit schreitet der Delta-Sigma-Modulator 204a von 10 durch die drei Addiererstufen folgendermaßen. Addiererstufe 0 (241 in 11) hat als ihre Eingänge: hoch auflösende Eingangsdaten 202 ausgewählt durch MUX 227 und weiter geleitet zu Addierer 234 (240 in 11), den verzögerten Ausgang des ersten Addierersignals 235, weitergeleitet durch Register 228 (Signal 258 ist durch die Verzögerung 259 durchgegeben, um das verzögerte Signal 261 in 11 zu bilden), und Rückkopplungssignal 238, welches ausgewählt und weitergeleitet zum Addierer 234 durch die Logik 232 (Rückkopplungssignal 254 in 11) ist.
  • Addiererstufe 1 (244 in 11) hat als ihre Eingänge: den Ausgang der ersten Addiererstufe, gespeichert im Register 228 und bereitgestellt zum Addierer 234 (Signal 243 in 11), einen Korrekturfaktor (Korrekturblock 255 bildet das korrigierte Feedback- bzw. Rückkopplungssignal 256 in 11), und den verzögerten Ausgang der zweiten Addiererstufe, welche im Register 230 gespeichert und ausgewählt durch MUX 227 ist (Addierer 244 Ausgang 247 ist verzögert durch Verzögerung 264, um das verzögerte Signal 265 in 11 zu bilden). Sowohl für Addiererstufe 0 als auch Addiererstufe 1 blockiert das Register 236 das Signal 235.
  • Addiererstufe 2 (248 in 11) hat als ihre Eingänge: ein Zitter- bzw. Rauschsignal, um das System am Erzeugen von Tönen zu hindern, gebildet durch die Logik 232 und weitergereicht zum Addierer 234 (erzeugt durch Block 267 in 11), den Ausgang der ersten Addiererstufe, noch im Register 228 gespeichert und dem Addierer 234 (Signal 245 in 11) bereitgestellt, und den Ausgang der zweiten Addiererstufe 229, befördert durch das Register 230 zu MUX 227 (Signal 247 in 11). Da die Resultate dieser Addiererstufe 2 ausgegeben werden (nachdem sie durch den Quantisierer 251 und die eingebaute Verzögerung 253 in 11 weiter gereicht werden), akzeptiert das Register 236 das Sechzehn-Bit-Ausgangssignal 235 vom Addierer 238 und quantisiert es, um es als Daten 206 mittlerer Auflösung (5 Bit) zum Lastverhältnis-Demodulator 208 auszugeben.
  • Der Takt- und Zeitgeberblock 239 stellt den mittleren Takt 213, 0,5 mittleren Takt 214 (wenn verwendet) und hohen Takt 212 zur Verfügung. In 5 werden nur der mittlere Takt 213 (und 0,5 mittlere Takt 214, wenn verwendet) durch den Delta-Sigma-Modulator 204 benötigt, da jeder Addierer getrennt implementiert ist, und kein Bedarf zum Arbeiten auf einer höheren Frequenz als der mittlere Takt besteht. Für den Delta-Sigma-Modulator 204a von 10 werden jedoch von dem hohen Takt 212 abgeleitete Signale durch den Multiplexer (MUX) 227, das Register 228 und 230 und die Logik 232 benötigt, um drei Stufen eines Addierens in die für einen Rahmen von Ausgangsdaten erlaubte Zeitlinie einzupassen. Das Register 236 erfordert nur den mittleren Takt 213. Wenn 0,5 mittlerer Takt 214 verwendet wird (da das durch den Lastverhältnis-Demodulator 208 angewendete Format abwechselt, was erfordert, daß eine Korrekturlogik innerhalb des Logikblocks 232 abwechselt) wird der 0,5 mittlere Takt 214 im Logikblock 232 und dem Lastverhältnis-Demodulator 208 zur Verfügung gestellt.
  • Offensichtlich läuft der hohe Takt 212 auf einer höheren Rate bzw. Frequenz, als es erforderlich ist, um drei Addierstufen aufzuweisen. Bis zu sechzehn addierende bzw. Addierstufen könnten innerhalb des Delta-Sigma-Modulators 204a, falls erforderlich arbeiten, beispielsweise durch einen Delta-Sigma-Modulator höherer Ordnung. Die zusätzlichen Addierstufen können auch verwendet werden, um eine multiple bzw. vielfache Eingangsverarbeitung zu implementieren, wie beispielsweise einen Stereoeingang. In dieser Ausführungsform würde das Eingangssignal 202 den rechten Kanal (beispielsweise) für drei Addierphasen zur Verfügung stellen und würde dann den linken Kanal für drei Phasen zur Verfügung stellen. Alle Register würden zwei Kopien aufwiesen. Das Signal 206 mittlerer Auflösung würde zwischen Signalen des linken und rechten Kanals abwechseln und eine Schaltanordnung würde bereitgestellt, um den rechten Kanal von dem linken Kanal zu trennen und diese an unterschiedliche Lautsprechern zur Verfügung zu stellen. Irgendwelche Extrazeitphasen werden nicht verwendet.
  • 12 zeigt einen kompensierten Delta-Sigma-Konverter der dritten Ordnung in Übereinstimmung mit der vorliegenden Erfindung. Die Feedback- bzw. Rückkopplungssignale in den zweiten Akkumulator 125 und dritten Akkumulator 130 müssen jedes für das Ausgangsformat des Lastverhältnis-Demodulators 208 (gezeigt in 5) kompensiert sein. Diese Kompensationen werden im allgemeinen unterschiedlich für jede Stufe sein.
  • Das Eingangssignal xi, 118 ist bzw. wird mit dem Rückkopplungssignal 135 durch den Addierer 120 kombiniert und in den ersten Akkumulator 121 eingespeist. Der erste Akkumulator 121 umfaßt die Verzögerung 122 und den Addierer 123. Der Ausgang des Akkumulators 121 ist zu der Rückkopplung 139 und dem Korrekturfaktor 142 vom Korrekturblock 140 hinzuaddiert und in den Akkumulator 125 eingespeist, welcher die Verzögerung 126 und den Addierer 127 umfaßt. Der Ausgang des Akkumulators 125 wird zur Rückkopplung 136 und zu dem Korrekturfaktor 143 vom Korrekturblock 137 hinzu addiert und in den Akkumulator 130 eingespeist, welcher die Verzögerung 131 und den Addierer 132 umfaßt. Der Ausgang des Akkumulators 130 wird durch den Quantisierer 134 quantisiert, um das Ausgangssignal yi, 119 und das Rückkopplungssignal 135 zu bilden. Korrekturblöcke (beispielsweise ROMs) 140 und 137 berechnen Korrekturfaktoren 142 und 143, wie dies oben beschrieben wurde.
  • 13 bis 16 zeigt das Ausgangssignal eines Oversampling D/A-Konverters mit und ohne der Korrektur der vorliegenden Erfindung für zwei unterschiedliche Signalpegel bzw. -niveaus. Das D/A-Konvertersystem ist im wesentlichen identisch mit dem D/A-Konverter von 4, welcher in 10 und 11 gezeigte Modulator für den Demodulator 69 verwendet wird. Für 13 und 15 ist die Korrektur in 10 abgeschaltet. Für 14 und 16 wird der Korrekturfaktor in 10 angewendet. Der D/A-Konverter ist in 17 simuliert, um jedes dieser Ausgangssignale zu erzeugen.
  • 13 zeigt das Spektrum des Ausgangssignals 145, ohne die Kompensation der vorliegenden Erfindung für ein Eingangssignal, welches aus einer Sinuswelle bei –40 dB besteht. Diese Figur wurde durch die Simulation von 17 mit abgeschalteter Korrektur erzeugt. 14 zeigt das Spektrum des Ausgangssignals bei angewendeter Korrektur für ein Eingangssignal, welches eine Sinuswelle bei –40 dB unter Originalgröße umfaßt. Offensichtlich hat sich das Signal/Rausch-Verhältnis bedeutend verbessert.
  • 15 zeigt das Spektrum des Ausgangssignals 145 für ein Eingangssignal, welches eine Sinuswelle bei –60 dB umfaßt. Diese Figur wurde durch die Simulation von 17 mit ab geschalteter Korrektur erzeugt. 16 zeigt das Ausgangsspektrum mit Korrektur für ein Eingangssignal, welches eine Sinuswelle bei –60 dB umfaßt. Mit einem derartig niedrigen Eingangssignal wird das Ausgangssignal in dem Rauschen im unkompensierten Fall nahezu verloren.
  • 17 stellt eine C Programm-Simulation eines Oversampling D/A-Konverters zur Verfügung, welches den kompensierten Delta-Sigma-Quantisierer von 10 und 11 verwendet. Diese besondere Ausführungsform wendet ein zentriertes, nach rechts anwachsendes Format, wie das in 7A gezeigte an. Das Eingangssignal ist eine 16 Bit, 2 kHz Sinuswelle. Der Ausgang ist ein 1-Bit-Format-Signal, welches die Sinuswelle darstellt, welche durch das System von 10 ausgegeben würde.
  • Geordnet zeigen die Abschnitte des C Programms die Implementierung einer linearen Rückkopplungsfunktion (Teil des Logikblocks 232), einen Korrekturfaktor, welcher an die Rückkopplung der zweiten Ordnung (Teil des Logikblocks 232) angewendet und optimiert wird für das zentrierte, nach rechts anwachsende Format, ROM 220 für den Lastverhältnis-Demodulator 208 (zentriertes, nach rechts anwachsendes Format), ein sechzehn Bit-Addierer 234 mit drei Eingängen, welcher sättigt (Überläufe nehmen den Maximalwert und Unterläufe nehmen den Minimalwert an), den Quantisierer 236 (welcher einen Wert im Bereich von 0 bis 16 zurückgibt), Testsignalerzeugung (für Signal 202), Vorspannungs- (oder Rauschen-)-Generator (Teil des Logikblocks 232), Delta-Sigma-Modulator 204a, und Lastverhältnis-Demodulator 208. Arrays bzw. Anordnungen fb und cor zeigen Feedback- und Korrektursignale, welche für den Lastverhältnis-Modulator geeignet sind, welcher durch den array out_rom beschrieben wird. Es ist für Versierte in der Technik selbstverständlich, daß ein Addieren eines Zitter- bzw. Rauschsignals die Qualität des durch das Delta-Sigma-Konvertersystem erzeugten Rauschens verbessern kann, und wird zu diesem Programm hinzugefügt gezeigt.
  • Die Implementierung des Delta-Sigma-Modulators 204a (genannt "main") implementiert die erste Stufe des Addierers 232 (241 in 11), dessen Ausgang "r0" genannt wird. "r1" ist der Ausgang der zweiten Stufe des Addierers 234 (Addierer 244 in 11) und "aus" ist die dritte Stufe des Addierers 232 (Addierer 248 in 11) nach einer Quantisierung durch den Quantisierer 236 (251 in 11).
  • 18 zeigt eine Hörhilfe, welche ein Mikrophon 300, ein A/D-Konversionssystem 302, eine digitale Signalverarbeitung (DSP) 304, ein D/A-Konversionssystem 306 und einen Lautsprecher 308 umfaßt. Die Komponenten der Hörhilfe von 18 sind konventionell und gut verstanden, ausgenommen, daß das D/A-Konversionssystem 306 in Übereinstimmung mit der vorliegenden Erfindung modifiziert wurde. In der bevorzugten Ausführungsform ist das D/A-Umwandlungs- bzw. -Konversionssystem 306 ein Oversampling D/A-Konversionssystem, wie das in 4 gezeigte, wo der Demodulator 69 durch den Demodulator von 5 ersetzt wurde. Der Delta-Sigma-Modulator 204 kann jeder der in dieser Anmeldung beschriebenen Delta-Sigma-Modulatoren sein, ist jedoch vorzugsweise einer der korrigierten Rückkopplungs-Delta-Sigma-Modulatoren, welche in 8 – 12 gezeigt werden. Der Lastverhältnis-Demodulator 208 ist vorzugsweise wie in 6 gezeigt.
  • 19 zeigt einen Demodulator, welcher einen Delta-Sigma-Modulator 340 der zweiten Ordnung und einen Ausgangs DAC 346 umfaßt. Der Delta-Sigma-Quantisierer 340 der zweiten Ordnung ist sehr ähnlich zu dem in 3 gezeigten Delta-Sigma-Modulator des Stands der Technik, mit der Ausnahme, daß die Rückkopplung zu jedem Akkumulator für nicht lineare Abweichungen in dsen Ausgangsdaten kompensiert ist bzw. wird. Wenn es Zeiteffekte gibt, wie beispielsweise eine Mustererzeugung oder Anstiegsgeschwindigkeits- bzw. Flankensteilheitsprobleme, müssen der Korrekturblock 342 und Korrekturblock 344 nicht triviale unterschiedliche Funktionen implementieren, um Abweichungen der ersten und zweiten Ordnung zu berücksichtigen. Beispielsweise kann eine Schleife korrigiert sein, jedoch nicht die andere. Oder jede Schleife kann auf unterschiedliche Weise korrigiert sein. Ein nicht trivialer Unterschied ist, wo eine Rückkopplungsfunktion nicht eine einfache lineare Funktion der anderen ist.
  • Der Delta-Sigma-Modulator 340 kann einen Ein-Bit oder Multilevel-Ausgang aufweisen. In dem Fall eines Multilevel-Delta-Sigma-Modulators 340 werden ein Multilevel- bzw. Mehrfachpegel-Quantisierer 50 und ein passender Multilevel DAC 346 verwendet. Der Multilevel DRC 343 in der Rückkopplung ist ebenfalls notwendig. Wenn der Delta-Sigma-Modulator 340 ein Bit ist, der Quantisierer 50 zwei Pegel ist, ist DAC 346 bemerkenswert vereinfacht.
  • Beispielsweise in dem Fall, wo der DAC 346 (in diesem Fall ein Bit) in Ausgangsdatenpulsen resultiert, welche jenen in 20 aufgrund von Anstiegsratenbegrenzungen ähneln, berücksichtigt der Korrekturblock 344 die Unterschiede in der Fläche zwischen dem ersten Puls 314 und dem zweiten Puls 316. Die Fläche des ersten Pulses 314 ist (beispielsweise) 0,9 und die Fläche des zweiten Pulses 316 ist 1,0, so daß der Korrekturblock 344 das Integral oder die Fläche als eine Rückkopplung bereitstellt. Es ist im allgemeinen undurchführbar, zwei angrenzende Pulse zu erzeugen, welche identische Flächen aufweisen, da der erste Puls eine Anstiegszeit aufweist, während der zweite Puls augenblicklich auf seinem Maximalwert ist. Zusätzlich zum Aufweisen unterschiedlicher Flächen (erstes Moment) weisen die Pulse 314, 316 unterschiedliche Schwerpunkte (zweites Moment) auf.
  • Der Korrekturblock 342 berücksichtigt die Tatsache, daß die Schwerpunkte der Pulse 314 und 316 auch nicht wie vorhergesagt sind, und erzeugt ein Signal basierend auf dem zweiten Integral des Ausgangs. Es ist anzumerken, daß diese beiden Funktionen nicht lineare Kombinationen voneinander sind. Dieses Schema kann auch auf Modulatoren höherer Ordnung ausgedehnt werden, wo jeder Modulator (potentiell) unterschiedliche Rückkopplung empfängt. Es kann für einige Anwendungen als adäquat empfunden werden, beispielsweise einen Modulator der vierten Ordnung zu verwenden und nur den zweiten Integrator zu korrigieren.
  • 21 zeigt einen Puls 322 der Höhe zwei, welche illustriert, daß der Puls nicht die doppelte Fläche eines einzelnen Pulses 324 aufweist. Für den Fall, wo der DAC 346 (in diesem Fall Multilevel) in Ausgangsdatenpulsen resultiert, welche jenen in 21 ähneln, berücksichtigt der Korrekturblock 344 die Unterschiede in der Fläche zwischen dem unteren bzw. Bodenpuls 324 und dem oberen bzw. Spitzenpuls 326. Die obere Hälfte 326 des Pulses 322 weist eine geringere Fläche als die untere Hälfte 324 auf. Erneut ist nicht nur die Fläche unterschiedlich zu der erwarteten Fläche, sondern ebenso ist der Schwerpunkt unterschiedlich. 19 zeigt ein System zum Korrigieren dieser beiden Unvollkommenheiten in den Ausgangsdaten. Die Fläche des unte ren Pulses 324 ist (beispielsweise) 0,9 und die Fläche des oberen Pulses 326 ist 0,8, sondern daß der Korrekturblock 344. 9 für einen "1"-Pegel rückkoppeln würde, und 1,7 für einen "2"-Pegel. Der Korrekturblock 342 berücksichtigt die Tatsache, daß der Schwerpunkt des kombinierten Pulses 322 nicht so wie vorhergesagt ist und würde eine Rückkopplung, basierend auf dem zweiten Integralen erzeugen.
  • 22 zeigt eine Serie 332 von Ausgangspulsen 334, 336, 338, welche unterschiedliche Anstiegszeiten und Flächen aufweisen. Diese Figur ist eine realistischere Darstellung einer Serie von Pulsen als 20. Die Anstiegszeit dieser Pulse ist langsam und nicht linear, so daß nicht nur der erste Puls unterschiedlich von dem zweiten Puls sowohl in Fläche als auch Schwerpunkt ist, sondern der zweite Puls unterschiedlich ist von dem dritten.
  • Für den Fall, wo der DAC 346 (in diesem Fall ein Bit) in Ausgangsdatenpulsen resultiert, welche jenen in 22 ähneln, berücksichtigt der Korrekturblock 344 die Unterschiede in der Fläche zwischen nachfolgenden Pulsen 334, 336, 338. Die Fläche des ersten Pulses 334 ist (beispielsweise) 0,9, die Fläche des zweiten Pulses 336 ist 0,95, und die Fläche des Pulses 338 ist 0,98, so daß der Korrekturblock 344 einen unterschiedlichen Wert für alle 3 Pulse produziert. Es ist in Fällen, wie sie in 22 gezeigt werden, für den Korrekturblock 344 erforderlich, die Geschichte der Ausgangsdaten 36 zu verfolgen, um den Korrekturfaktor abhängig von der Anzahl von benachbarten Pulsen einzustellen, welche er gesehen hat. Im Gegensatz dazu ist die Korrektur der Ausgangsdaten wie derjenigen, die in 20 gezeigt sind, einfacher, da die Korrekturblöcke 342 und 344 nur die Veränderungen im Wert überwachen müssen. Erneut würden die Korrekturblöcke für Stufen höherer Ordnung die Rückkopplung für nachfolgende höhere Integrale der Ausgangswellenform erzeugen. Der Block 342 würde die Rückkopplungskorrektur für das zweite Integral erzeugen.
  • 23 zeigt eine andere Anwendung, in welcher die nicht lineare Ausgangsverzerrungskorrektur der vorliegenden Erfindung angewendet werden kann. Der hochqualitative Delta-Sigma-Demodulator 340 umfaßt Delta-Sigma-Modulator 352 mit 33 Pegeln, welche mit dem Mustergenerator 354 verbunden sind, welcher 1-Bit DACs 356 mit vier Ausgängen anspeist. Bezugnehmend auf 19 ist der Delta-Sigma-Modulator 340 multipegelig, mit einem Quantisierer 50 mit 33 Pegeln und beinhaltet weiters einen DAC 343 mit 33 Pegeln in dem Rückkopplungspfad 54. Die vier DAC-Ausgänge werden summiert und gefiltert in der analogen Domäne im Block 358.
  • Die Korrekturblöcke 342 und 344 werden in diesem Zusammenhang verwendet, um die Unterschiede in dem ersten und zweiten Moment der erzeugten Muster zu korrigieren. In diesem Fall ist 344 (im allgemeinen) eine lineare Funktion, und 342 korrigiert die Zeitschwankung, welche durch die erzeugten Muster verursacht wird.
  • Der Mustergenerator 354 arbeitet ein wenig wie ein PWM mit vier Ausgängen. Der Delta-Sigma-Modulator arbeitet auf einem mittleren Takt und der Mustergenerator erzeugt Ausgänge bei einer schnellen Taktfrequenz. Die Bitmuster aus dem Mustergenerator 354 sind acht Bit lang, um das Muster mit 33 Pegeln zu implementieren. In diesem Fall beträgt der schnelle Takt 8 mal die Frequenz des mittleren Takts. Die Muster sind wie folgt:
    Wert aus dem Modulator 340: Muster aus dem Mustergenerator 354:
    0 00000000 00000000 00000000 00000000
    1 00010000 00000000 00000000 00000000
    2 00010000 00001000 00000000 00000000
    3 00010000 00001000 00010000 00000000
    4 00010000 00001000 00010000 00001000
    5 00011000 00001000 00010000 00001000
    6 00011000
    00011000 00010000 00001000
    7 00011000 00011000 00011000 00001000
    8 00011000 00011000 00011000 00011000
    9 00111000 00011000 00011000 00011000
    10 00111000 00011100 00011000 00011000
    ...
    32 11111111 11111111 11111111 11111111
  • Jeder der vier Ausgänge von dem Mustergenerator 354 speist einen 1-Bit DAC 356 (im einfachsten Fall ein Draht). Im allgemeinen werden die vier Ausgänge der DACs 356 summiert durch ein Tiefpaßfilter 358 weitergeleitet, um das endgültige, gereinigte Ausgangssignal zu erzeugen. Jene mit Erfahrung in der Technik werden anerkennen, daß viele andere Muster verwendet werden könnten und viele Pegel (beispielsweise 256 Pegel) implementiert werden könnten. Das Problem des zweiten Moments und die Berechnung der Rückkopplungswerte ist identisch zu jenen, welche in dem Klasse D PWM Beispiel gezeigt werden. Erneut kann diese Technik auf Delta-Sigma-Modulatoren höherer Ordnung ausgedehnt werden.
  • 24 ist ein Blockdiagramm eines Klasse-D-Leistungsverstärkers 360, welcher einen Delta-Sigma-Modulator 340 (gezeigt in 19) mit einer Korrekturschaltanordnung verwendet. Direkte digitale Verstärker wie 360 treiben einige zehn bis hunderte von Volt bei bis zu 50 Ampere. Der Delta-Sigma-Modulator 340 speist einen PWM DAC 364, welcher zwei Verstärker 366 antreibt. Das Tiefpaßfilter 368 reinigt die Signale 370, 372 von den Verstärkern 366 und stellt ein Signal 376 zum Antreiben des Lautsprechers 374 zur Verfügung.
  • 25 illustriert, warum die Korrekturschaltanordnung des Delta-Sigma-Modulators 340 notwendig ist. Das Signal 376 ist die tiefgepaßte Differenz der Klasse D Signale 370 und 372. In der realen Welt ist es sehr schwierig, Anstiegszeiten zu erzielen, welche dieselben sind wie die Abfallzeiten. Daher ist der Signalspuls 388 effektiv später als der Signalpuls 390 (obwohl sie dieselbe Fläche aufweisen). Dies ist ein Anstiegsgeschwindigkeitsproblem ähnlich zu jenem, wie es in 20–22 gezeigt wird und oben besprochen wurde. Die ersten Momente der beiden Pulse sind in diesem Fall identisch, jedoch die zweiten Momente unterscheiden sich, und diese Fehler werden durch die Korrekturschaltanordnung des Delta-Sigma-Modulators 340 korrigiert.
  • Jene mit Erfahrung in der Technik werden anerkennen, daß Delta-Sigma-Quantisierer höherer Ordnung, welche (einen) zusätzliche(n) getrennten Korrekturblock (-blöcke) in der Rückkopplung für den (die) zusätzlichen Akkumulator(en) korrigiert, verwendet werden könnten, um Verzerrungen höherer Ordnung in den Ausgangsdaten (drittes Moment und aufwärts) zu kompensieren. Während durch verschiedene Ausgangskonfigurationen verursachte Verzerrungen als Beispiele von Verzerrungen verwendet wurden, welche durch das vorliegende Schema korrigiert werden können, können beliebige systemische, vorhersehbare Verzerrungen der Ausgangsdaten in ähnlicher Weise berücksichtigt werden.
  • Funktionen, welche durch die Korrekturblöcke 342, 344 implementiert wurden, müssen nicht trivial unterschiedlich sein, um nicht lineare Verzerrungen zu kompensieren. Ein Beispiel kann eine Implementierung eines quadratischen Gesetzes sein. Die Korrekturblöcke 342, 344 könnten als Suchtabellen oder Logik implementiert werden, welche mathematische Ausdrücke implementiert.

Claims (7)

  1. Kompensierter Delta-Sigma-Digital/Analog-Wandler (DAC) wenigstens zweiter Ordnung, welcher wenigstens erste und zweite Feedback- bzw. Rückkopplungsschleifen aufweist, welche ein ursprüngliches Feedback- bzw. Rückkopplungssignal tragen, umfassend: Mittel zum Auswählen einer ersten korrigierten Rückkopplung (342), basierend auf der ursprünglichen Rückkopplung (54), welche an der ersten Rückkopplungsschleife anzulegen ist; Mittel zum Anlegen bzw. Anwenden der ersten korrigierten Rückkopplung an die erste Rückkopplungsschleife; Mittel zum Auswählen einer zweiten korrigierten Rückkopplung (344), basierend auf der ursprünglichen Rückkopplung (54), welche an die zweite Rückkopplungsschleife anzulegen ist; und Mittel zum Anlegen bzw. Anwenden der zweiten korrigierten Rückkopplung an die zweite Rückkopplungsschleife, gekennzeichnet dadurch: daß er weiters Mittel in den Mitteln zum Auswählen einer zweiten korrigierten Rückkopplung (344) beinhaltet, um die Geschichte von Ausgangs- bzw. Ausgabedaten (36) zu verfolgen, um die zweite korrigierte Rückkopplung in Abhängigkeit von der Anzahl von benachbarten Pulsen einzustellen, welche sie gesehen hat; und worin: die erste korrigierte Rückkopplung nicht eine lineare Funktion der zweiten korrigierten Rückkopplung ist; und die erste und zweite korrigierte Rückkopplung, wenn sie an die entsprechenden Rückkopplungsschleifen angelegt sind, dazu dienen, Unvollkommenheiten bzw. Fehler (312, 332) in der Ausgabe des DAC zu korrigieren, welche durch Schwankungs- bzw. Anstiegsratenbeschränkungen bzw. Anstiegsgeschwindigkeitsbeschränkungen bewirkt sind.
  2. Kompensierter Delta-Sigma-DAC nach Anspruch 1, wobei die erste korrigierte Rückkopplung eine lineare Funktion des ursprünglichen Rückkopplungssignals ist und die zweite korrigierte Rückkopplung eine nicht-lineare Funktion der ursprünglichen Rückkopplung ist.
  3. Kompensierter Delta-Sigma-DAC nach Anspruch 1, wobei die erste korrigierte Rückkopplung das ursprüngliche Rückkopplungssignal ist und die zweite korrigierte Rückkopplung eine nicht-lineare Funktion der ursprünglichen Rückkopplung ist.
  4. Kompensierter Delta-Sigma-DAC nach einem vorangehenden Anspruch, welcher konfiguriert ist, um ein Ein-Bit-Ausgangssignal zu erzeugen bzw. zu generieren.
  5. Kompensierter Delta-Sigma-DAC nach einem der Ansprüche 1 bis 3, welcher konfiguriert ist, um ein Multilevel-Ausgangssignal zu erzeugen.
  6. Ausgabe- bzw. Ausgangsleistungsverstärker der Klasse D, welcher einen kompensierten Delta-Sigma-DAC umfaßt, wie er in Anspruch 4 oder Anspruch 5 beansprucht ist, wobei der Verstärker weiters beinhaltet: einen Pulswellenmodulator-Digital-Analog-Wandler (364), welcher mit dem Ausgang des kompensierten Delta-Sigma-Modulators verbunden ist, zum Erzeugen von zwei analogen bzw. Analogsignalen P und N, basierend auf dem Ausgangssignal von dem kompensierten Delta-Sigma-Modulator; wobei die Mittel zum Auswählen der ersten korrigierten Rückkopplung und der zweiten korrigierten Rückkopplung Ausgabe- bzw. Ausgangsfehler aufgrund von Verschiedenheiten bzw. Mißverhältnissen in Anstiegs- zu Abfallszeiten in den P- und N-Signalen korrigieren.
  7. Verstärker nach Anspruch 6, weiters umfassend: ein Lautsprecherfilter (368) zum Erzeugen des gefilterten Signals P-N; und einen Lautsprecherverstärker (374) zum Umwandeln des Signals P-N in ein Audiosignal.
DE69919185T 1998-09-29 1999-09-29 Korrektur nichtlinearer ausgangsverzerrung in einen delta-sigma d/a-wandler Expired - Lifetime DE69919185T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/163,235 US6150969A (en) 1996-06-12 1998-09-29 Correction of nonlinear output distortion in a Delta Sigma DAC
US163235 1998-09-29
PCT/US1999/022621 WO2000019615A2 (en) 1998-09-29 1999-09-29 Correction of nonlinear output distortion in a delta sigma dac

Publications (2)

Publication Number Publication Date
DE69919185D1 DE69919185D1 (de) 2004-09-09
DE69919185T2 true DE69919185T2 (de) 2006-06-22

Family

ID=22589064

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69919185T Expired - Lifetime DE69919185T2 (de) 1998-09-29 1999-09-29 Korrektur nichtlinearer ausgangsverzerrung in einen delta-sigma d/a-wandler

Country Status (6)

Country Link
US (1) US6150969A (de)
EP (1) EP1116333B1 (de)
AT (1) ATE272913T1 (de)
AU (1) AU1310000A (de)
DE (1) DE69919185T2 (de)
WO (1) WO2000019615A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013087221A2 (de) * 2011-12-15 2013-06-20 Iad Gesellschaft Für Informatik Automatisierung Und Datenverarbeitung Mbh Vorrichtung mit einem delta-sigma-modulator und einem mit diesem verbundenen schaltenden verstärker

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11284514A (ja) * 1998-01-27 1999-10-15 Matsushita Electric Ind Co Ltd Ｄ／ａ変換装置及び方法
AU3498400A (en) * 1999-02-23 2000-09-14 Audiologic, Incorporated Methods and apparatus for correction of higher order delta sigma convertors
TW443039B (en) * 1999-05-20 2001-06-23 Ind Tech Res Inst Sigma-delta modulator by using method of local nonlinear feedback loop
US6693571B2 (en) 2000-05-10 2004-02-17 Cirrus Logic, Inc. Modulation of a digital input signal using a digital signal modulator and signal splitting
US6501405B1 (en) * 2000-06-13 2002-12-31 Ikanos Communication, Inc. Method and apparatus for digital to analog conversion with distortion calibration
US6482749B1 (en) * 2000-08-10 2002-11-19 Seh America, Inc. Method for etching a wafer edge using a potassium-based chemical oxidizer in the presence of hydrofluoric acid
US7142819B1 (en) * 2000-08-30 2006-11-28 Cirrus Logic, Inc. Circuits and methods for controlling switching noise in switched-mode circuits
US6351229B1 (en) * 2000-09-05 2002-02-26 Texas Instruments Incorporated Density-modulated dynamic dithering circuits and method for delta-sigma converter
US6466087B2 (en) * 2000-12-28 2002-10-15 Nokia Mobile Phones, Ltd. Method and apparatus providing digital error correction for a class D power stage
US6504427B2 (en) 2001-05-31 2003-01-07 Motorola, Inc. Switching amplifier having digital correction and method therefor
US6426714B1 (en) * 2001-06-26 2002-07-30 Nokia Corporation Multi-level quantizer with current mode DEM switch matrices and separate DEM decision logic for a multibit sigma delta modulator
US6724332B1 (en) * 2002-08-13 2004-04-20 Cirrus Logic, Inc. Noise shaping circuits and methods with feedback steering overload compensation and systems using the same
US6933871B2 (en) * 2001-09-17 2005-08-23 Cirrus Logic, Inc. Feedback steering delta-sigma modulators and systems using the same
US7092476B1 (en) * 2001-12-06 2006-08-15 Cirrus Logic, Inc. Direct synthesis clock generation circuits and methods
AT411415B (de) * 2001-12-11 2003-12-29 Bier Guenther Ing Verfahren und vorrichtung zur erzeugung einer einem eingangs-datenstrom folgenden wechselspannung
US6697000B2 (en) * 2002-03-08 2004-02-24 Zarlink Semiconductor (U.S.) Inc. Delta-sigma modulator with feed-forward path
US20040004994A1 (en) * 2002-07-03 2004-01-08 Dolly Wu Temperature sensing read-out system for an integrated circuit
JP2004104228A (ja) * 2002-09-05 2004-04-02 Matsushita Electric Ind Co Ltd 信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型ｄ／ａ変換器
US6710729B1 (en) * 2002-10-10 2004-03-23 Faraday Technology Corp. Idle channel tone and periodic noise suppression for sigma-delta modulator using feedback-quantizer
US6727832B1 (en) * 2002-11-27 2004-04-27 Cirrus Logic, Inc. Data converters with digitally filtered pulse width modulation output stages and methods and systems using the same
US6762704B1 (en) 2002-12-09 2004-07-13 Cirrus Logic, Inc. Modulation of a digital input signal using multiple digital signal modulators
US6741123B1 (en) * 2002-12-26 2004-05-25 Cirrus Logic, Inc. Delta-sigma amplifiers with output stage supply voltage variation compensation and methods and digital amplifier systems using the same
DE10326273B4 (de) * 2003-06-11 2008-06-12 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Reduzierung der Scheibenkontaminierung durch Entfernen von Metallisierungsunterlagenschichten am Scheibenrand
DE60308844T2 (de) * 2003-06-17 2007-03-01 Agilent Technologies, Inc., Palo Alto Sigma-Delta-Modulator mit Pulsbreitenmodulations-Ausgang
US7212137B2 (en) * 2003-10-09 2007-05-01 Cirrus Logic, Inc. Delta sigma modulator with integral decimation
JP3718706B2 (ja) * 2003-10-28 2005-11-24 松下電器産業株式会社 デルタ・シグマ変調装置
WO2005096502A1 (en) * 2004-04-02 2005-10-13 Kaben Research Inc. Multiple stage delta sigma modulators
EP1624577B1 (de) * 2004-08-06 2008-07-23 Verigy (Singapore) Pte. Ltd. Verbesserte Analogsignalerzeugung mittels eines Delta-Sigma Modulators
WO2007002770A2 (en) * 2005-06-27 2007-01-04 Qualcomm Flarion Technologies, Inc. Methods and apparatus for implementing and using amplifiers for performing various amplification related operations
US7289050B1 (en) * 2005-06-27 2007-10-30 Qualcomm Incorporated Amplification method and apparatus
US7327295B1 (en) 2005-10-24 2008-02-05 Cirrus Logic, Inc. Constant edge-rate ternary output consecutive-edge modulator (CEM) method and apparatus
US8014879B2 (en) * 2005-11-11 2011-09-06 L&L Engineering, Llc Methods and systems for adaptive control
US7209067B1 (en) 2005-12-08 2007-04-24 Cirrus Logic, Inc. Extended dynamic range consecutive edge modulation (CEM) method and apparatus
US7167118B1 (en) 2005-12-08 2007-01-23 Cirrus Logic, Inc. Centered-pulse consecutive edge modulation (CEM) method and apparatus
US7307565B1 (en) 2005-12-22 2007-12-11 Cirrus Logic, Inc. Signal processing system with delta-sigma modulation and FIR filter post processing to reduce near out of band noise
US7342525B2 (en) * 2005-12-23 2008-03-11 Cirrus Logic, Inc. Sample rate conversion combined with DSM
US7242326B1 (en) * 2005-12-23 2007-07-10 Cirrus Logic, Inc. Sample rate conversion combined with filter
US7262717B2 (en) * 2005-12-23 2007-08-28 Cirrus Logic, Inc. Sample rate conversion combined with filter
US7183957B1 (en) * 2005-12-30 2007-02-27 Cirrus Logic, Inc. Signal processing system with analog-to-digital converter using delta-sigma modulation having an internal stabilizer loop
US7209064B1 (en) 2006-03-03 2007-04-24 Cirrus Logic, Inc. Signal processing system with spreading of a spectrum of harmonic frequencies of a pulse width modulator output signal
US7432842B1 (en) 2006-03-03 2008-10-07 Cirrus Logic, Inc. Multi-channel pulse width modulated signal interleave and inversion
US7327296B1 (en) 2006-03-03 2008-02-05 Cirrus Logic, Inc. Signal processing system with modified delta sigma modulator quantizer output signals to spread harmonic frequencies of pulse width modulator output signals
GB0611639D0 (en) * 2006-06-12 2006-07-19 Global Silicon Ltd A sigma-delta modulator
US20080000431A1 (en) * 2006-06-29 2008-01-03 Stephen Longo Dog leash assembly
US7446687B2 (en) * 2006-10-27 2008-11-04 Realtek Semiconductor Corp. Method and apparatus to reduce internal circuit errors in a multi-bit delta-sigma modulator
US7696913B2 (en) 2007-05-02 2010-04-13 Cirrus Logic, Inc. Signal processing system using delta-sigma modulation having an internal stabilizer path with direct output-to-integrator connection
US7554473B2 (en) * 2007-05-02 2009-06-30 Cirrus Logic, Inc. Control system using a nonlinear delta-sigma modulator with nonlinear process modeling
US8242941B2 (en) 2007-11-20 2012-08-14 The Tc Group A/S Pulse modulation A/D-converter with feedback
US7782237B2 (en) * 2008-06-13 2010-08-24 The Board Of Trustees Of The Leland Stanford Junior University Semiconductor sensor circuit arrangement
US8653996B2 (en) * 2012-02-10 2014-02-18 Analog Devices, Inc. Stability correction for a shuffler of a Σ-delta ADC
US9484950B1 (en) 2014-10-27 2016-11-01 Arrowhead Center, Inc. Hardware efficient digital signal processing for on-the-fly delta sigma bit stream linear operator and compressor circuits
US9425817B1 (en) * 2015-11-19 2016-08-23 Cirrus Logic International Semiconductor Ltd. High order correction for pulse width modulation (PWM) digital/analog converters with reduced computation
US10418044B2 (en) 2017-01-30 2019-09-17 Cirrus Logic, Inc. Converting a single-bit audio stream to a single-bit audio stream with a constant edge rate

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9103777D0 (en) * 1991-02-22 1991-04-10 B & W Loudspeakers Analogue and digital convertors
US5327133A (en) * 1993-02-16 1994-07-05 Motorola, Inc. Digital integrator with reduced circuit area and analog-to-digital converter using same
GB9318238D0 (en) * 1993-09-02 1993-10-20 B & W Loudspeakers Digital converter
US5815102A (en) * 1996-06-12 1998-09-29 Audiologic, Incorporated Delta sigma pwm dac to reduce switching
US5838272A (en) * 1997-04-17 1998-11-17 President And Fellows Of Harvard College Error correcting sigma-delta modulation decoding

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013087221A2 (de) * 2011-12-15 2013-06-20 Iad Gesellschaft Für Informatik Automatisierung Und Datenverarbeitung Mbh Vorrichtung mit einem delta-sigma-modulator und einem mit diesem verbundenen schaltenden verstärker
WO2013087221A3 (de) * 2011-12-15 2013-10-10 Iad Gesellschaft Für Informatik Automatisierung Und Datenverarbeitung Mbh Vorrichtung mit einem delta-sigma-modulator und einem mit diesem verbundenen schaltenden verstärker
US9344108B2 (en) 2011-12-15 2016-05-17 IAD Gesellschaft für Informatik, Automatisierung und Datenverarbeitung mbH Device having a delta-sigma modulator and a switching amplifier connected thereto

Also Published As

Publication number Publication date
AU1310000A (en) 2000-04-17
DE69919185D1 (de) 2004-09-09
EP1116333B1 (de) 2004-08-04
WO2000019615A2 (en) 2000-04-06
US6150969A (en) 2000-11-21
WO2000019615A3 (en) 2000-05-25
ATE272913T1 (de) 2004-08-15
EP1116333A2 (de) 2001-07-18

Similar Documents

Publication Publication Date Title
DE69919185T2 (de) Korrektur nichtlinearer ausgangsverzerrung in einen delta-sigma d/a-wandler
DE69734468T2 (de) Delta-sigma pwm dac für verringertes schalten
DE60007087T2 (de) Verfahren und gerät zur korrektur von delta-sigma-wandlern hoher ordnung
DE69228987T2 (de) Analog-und digitalwandler
DE69215271T2 (de) Unterdrückung von Ton und periodischem Geräusch in einem leerlaufenden Kanal für Sigma-Delta-Modulatoren unter Verwendung eines hochpegeligen Zittersignals
DE69422046T2 (de) Digital-analog-wandler mit überabtastung
DE69107059T2 (de) Sigma-delta-modulator.
DE60013602T2 (de) Verfahren und gerät zum effizienten verarbeiten gemischter signale in einen digitalen verstärker
DE3486102T2 (de) Gerät und Verfahren zur AD- und DA-Umwandlung.
DE3908314C2 (de)
DE69411926T2 (de) Digital-analog-wandlung mit nicht-uniformen abtastraten
DE60320279T2 (de) Verfahren und system zum integrieren eines fehlanpassungsrauschformers in die hauptschleife eines delta-sigma-modulators
DE68915700T2 (de) Verfahren zur Kaskadierung von mehreren Sigma-Delta-Modulatoren und ein Sigma-Delta-Modulatorsystem.
DE60006346T2 (de) Frequenzsynthetisierer mit gebrochenem Teilerverhältnis und Delta-Sigma Modulator zur Kontrolle des fraktionalen Teils
DE3120914C2 (de)
DE4311724A1 (de) Rauscharmer Delta-Sigma-Modulator für Analog/Digital-Wandler
DE112013000926B4 (de) Sigma-Delta-Modulator mit Dithersignal
DE19748272C2 (de) Bipolarer elementenmittelnder Digital-Analog-Wandler
DE60030950T2 (de) Digital-analog-wandler
DE19948374A1 (de) Sigma-Delta-Modulator
DE102006023697B4 (de) Verfahren zum Decodieren, Decodierer, Codierer-Decodierer-System und Wandler
DE19851637A1 (de) Sigma-Delta-Modulator und Verfahren zur Unterdrückung eines Quantisierungsfehlers in einem Sigma-Delta-Modulator
DE602005001311T2 (de) Schaltverstärker
DE69627278T2 (de) Vielfach-Abtastraten-Digitalfilter und Verfahren für einen sigma-delta Konversionsprozess
DE60024052T2 (de) Pulsbreitenmodulation-D/A-Wandler

Legal Events

Date Code Title Description
8327 Change in the person/name/address of the patent owner

Owner name: CIRRUS LOGIC, INC., AUSTIN, TEX., US

8364 No opposition during term of opposition