DE60024052T2

DE60024052T2 - Pulsbreitenmodulation-D/A-Wandler

Info

Publication number: DE60024052T2
Application number: DE2000624052
Authority: DE
Inventors: Pascal Guigon; Xavier Albinet
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2000-03-31
Filing date: 2000-03-31
Publication date: 2006-07-27
Anticipated expiration: 2020-04-01
Also published as: EP1139571A1; US6441760B2; JP2002026734A; US20010040521A1; ATE310339T1; EP1139571B1; DE60024052D1

Description

HINTERGRUND DER ERFINDUNG
1. TECHNISCHES GEBIET
Diese Erfindung betrifft im Allgemeinen elektronische Schaltungen und insbesondere Digital/Analog-Umsetzer.
2. BESCHREIBUNG DES STANDES DER TECHNIK
Digital/Analog-Umsetzer (DACs) werden in vielen Anwendungen verwendet, in denen Daten im digitalen Bereich verarbeitet und in den analogen Bereich umgesetzt werden. Ein typisches Beispiel für eine DAC-Verwendung besteht in Mobiltelephonen, in denen Sprachdaten digital übertragen und in ein analoges Signal umgesetzt werden, um einen Lautsprecher zur Ausgabe an den Benutzer anzusteuern. DACs werden in einem breiten Bereich von Anwendungen in vielen verschiedenen Vorrichtungen verwendet.
In vielen Anwendungen ist die Minimierung des Leistungsverbrauchs äußerst wichtig, da die Vorrichtung mit einer Batterie gespeist wird. Für tragbare Vorrichtungen wie z. B. Mobiltelephone und eine tragbare Audioanlage ist ein Hauptverkaufsfaktor die Größe und das Gewicht der Vorrichtung. Folglich nimmt die Größe und daher die Kapazität der zum Speisen der Vorrichtung verwendeten Batterie ab, während der Reiz einer längeren Batterielebensdauer und der Ausgabequalität zunehmen.
Daher ist es günstig, eine hocheffiziente Klasse-D-Verstärkerstufe in einem DAC zu verwenden. Die Modulation der Klasse-D-Verstärkerstufe durch eine Impulsbreitenmodulationsvorrichtung (PWM) führt leider zu einer Gleichtakt-Rauscherzeugung. Um das Gleichtaktrauschen zu kompensieren, verwendet der Stand der Technik ein Rückkopplungsregelsystem, das eine Umsetzung des analogen Ausgangs des Klasse-D-Verstärkers in ein digitales Signal erfordert, das in der PWM verwendet werden soll. Dieses Rückkopplungssystem macht die Konstruktion kompliziert und erhöht die Leistungsanforderungen.
P. Graven, "Toward the 24-bit DAC: Novel Noise-Shaping Topologies Incorporating Correction for the Nonlinearity in a PWM Output Stage" (AES Journal of the Audio Engineering Society, Mai 1993) offenbart beispielsweise ein Digital/Analog-Umsetzungssystem auf PWM-Basis, das eine nicht-lineare Rauschformungseinrichtung verwendet, die eine digitale Simulation der innewohnenden PWM-Nichtlinearität und eine Korrektur durch Rückkopplung oder für verbesserte Stabilität eine Kombination aus Mitkopplung und Rückkopplung umfasst.
Daher ist ein Bedarf an einem effizienteren Digita/Analog-Umsetzer ohne Beeinträchtigung der Ausgabequalität entstanden.
KURZE ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung schafft Digital/Analog-Umsetzervorrichtungen und -verfahren, wie sie in den Ansprüchen angegeben sind.
Die vorliegende Erfindung schafft signifikante Vorteile gegenüber dem Stand der Technik. Erstens ist der Analog/Digital-Umsetzer nicht mehr erforderlich, da die Rückkopplung für die Kompensation nicht erforderlich ist. Folglich wird die Schaltungskonstruktion vereinfacht und die vom Analog/Digital-Umsetzer verbrauchte Leistung wird beseitigt. Zweitens beeinflussen die Kompensationssignale nicht das differentielle Signal, was zu einem reinen Signal führt.
KURZBESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
Für ein vollständigeres Verständnis der vorliegenden Erfindung und von deren Vorteilen wird nun auf die folgenden Beschreibungen in Verbindung mit den begleitenden Zeichnungen Bezug genommen, in denen:
1 ein Blockdiagramm eines Digital/Analog-Umsetzers des Standes der Technik ist;
2 ein Ablaufdiagramm für den Digital/Analog-Umsetzer von 1 ist;
3 ein Ablaufdiagramm ist, das die Gegentakt- und Gleichtaktspannungen in Reaktion auf ein Signal an der Brückenschaltung von 1 zeigt;
4 ein Blockdiagramm einer bevorzugten Ausführungsform eines Digital/Analog-Umsetzers unter Verwendung einer Gleichtakt-Kompensationssignalisierung darstellt;
5 bis 7 Ablaufdiagramme darstellen, die zu verschiedenen Betriebsarten des Digital/Analog-Umsetzers von 4 gehören; und
8 einen Ablaufplan darstellt, der die Funktionsweise der Gleichtakt-Kompensationsschaltungsanordnung beschreibt.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Die vorliegende Erfindung wird mit Bezug auf die 1–8 der Zeichnungen am besten verstanden, wobei gleiche Ziffern für gleiche Elemente der verschiedenen Zeichnungen verwendet werden.
1 stellt ein Blockdiagramm eines Digital/Analog-Umsetzers 10 des Standes der Technik dar, der mit einem Klasse-D-Verstärker gekoppelt ist. Ein digitaler Eingang, der in 1 als 16-Bit-Signal mit 40 kHz gezeigt ist, wird von einer Mehrfachbit-Sigma/Delta-Modulationsschaltung 12 empfangen. Der Sigma/Delta-Modulator 12 gibt sechs Bits (mit 40 kHz) an eine Impulsbreitenmodulations-Schaltungsanordnung (PWM-Schaltungsanordnung) 14 aus. Die PWM 14 gibt ein Signal an einen Klasse-D-Verstärker 16 aus. Der Klasse-D-Verstärker 16 umfasst zwei Paare von MOS-Transistoren. Das erste Paar umfasst einen n-Kanal-Transistor 18 mit einem ersten Sourcepol/Drainpol, der mit Avss gekoppelt ist, einem Gate, das mit einem ersten Ausgang 20 der PWM 14 gekoppelt ist, und einem zweiten Sourcepol/Drainpol, der mit einem ersten Sourcepol/Drainpol eines p-Kanal-Transistors 22 gekoppelt ist. Das Gate des p-Kanal-Transistors 22 ist mit einem zweiten Ausgang 23 der PWM 14 gekoppelt und der zweite Source pol/Drainpol des p-Kanal-Transistors 22 ist mit Avdd gekoppelt. Das zweite Paar umfasst einen n-Kanal-Transistor 24 mit einem ersten Sourcepol/Drainpol, der mit Avss gekoppelt ist, einem Gate, das mit einem dritten Ausgang 26 der PWM 14 gekoppelt ist, und einem zweiten Sourcepol/Drainpol, der mit einem ersten Sourcepol/Drainpol eines p-Kanal-Transistors 28 gekoppelt ist. Das Gate des p-Kanal-Transistors 28 ist mit einem vierten Ausgang 29 der PWM 14 gekoppelt und der zweite Sourcepol/Drainpol des p-Kanal-Transistors 22 ist mit Avdd gekoppelt. Die differentiellen Ausgänge an den Knoten A und B des Klasse-D-Verstärkers 16 sind mit einem Tiefpassfilter 34 mit Kondensatoren 36, die mit Induktoren 38 gekoppelt sind, gekoppelt. Die Knoten outp und outm sind Ausgänge aus dem Tiefpassfilter 34. Die Signale an outp und outm werden zur PWM 14 zurückgeführt, wo sie durch die A/D-Schaltungsanordnung (Analog/Digital-Schaltungsanordnung) 35 in ein digitales Signal zurückgebracht werden.
Die Impulsbreitenmodulation ist ein sehr gut bekanntes Verfahren zum Umsetzen von Tonsignalen in Hochfrequenzimpulse, die mit der Tonsignalamplitude in der Breite variieren. Der Ausgang dieses Modulators wird verwendet, um zwei n- und zwei p-Kanal-MOS-Transistoren anzusteuern, wie in 1 gezeigt.
2 stellt den differentiellen Brückenausgang (A – B) als Funktion des Werts y(k) dar. Der Wert y(k) wird hier verwendet, um das Verhalten des Modulators einfach zu beschreiben. Wenn (A – B) = Vref zum Zeitpunkt t = kT, dann gilt y(k) = 1, ansonsten, wenn (A – B) = –Vref, dann gilt y(k) = –1.
Folglich kann die mittlere Spannung V(k) angegeben werden als: V(k) = α Vref,wenn y(k) = 1 V(k) = –β Vref,wenn y(k) = –1 die α- und β-Werte liegen nahe 0,5.
Der Ausdruck für V(k) enthält keinen nicht-linearen Term zweiter Ordnung. Daher verursacht diese PWM keine harmonische Verzerrung oder Quantisierungsrauschen-Intermodulation.
Diese vorstehend beschriebene Modulation ist ähnlich zu den meisten existierenden Modulationsverfahren. Das Problem ist die Gleichtakt-Rauscherzeugung, (A + B)/2 in der Tonsignalfrequenz auf Grund ihres von null verschiedenen Mittelwerts (ein Gleichtaktsignal mit einem Mittelwert von null weist einen konstanten Wert für ein Gleichtaktsignal im Zeitbereich oder einen Wert von null im Frequenzbereich auf), wie in 3 dargestellt. Wenn sich das Eingangssignal ändert, ändert sich das Gleichtaktsignal ebenso, was Gleichtaktvariationen und daher eine harmonische Verzerrung verursacht. Wie in 1 gezeigt, verwenden existierende Lösungen ein Rückkopplungsnetzwerk, um die Ausgänge an einen A/D-Umsetzer 35 zurückzuführen, um diesen Fehler in der PWM 14 zu kompensieren. Das Rückkopplungsnetzwerk erhöht die Schaltungskomplexität und erhöht auch die Leistungsanforderungen.
4 stellt einen DAC 40 dar, der eine Gleichtakt-Kompensationsschaltungsanordnung verwendet, um die Gleichtaktvariation durch Erzeugen eines Signals, das das differentielle Signal nicht beeinflusst und dennoch ein Gleichtaktsignal mit einem Mittelwert von null erzeugt, zu verringern. Der DAC 40 ist ähnlich zum DAC 10 von 1, außer dass keine Rückkopplungsschleife verwendet wird und daher keine A/D-Schaltungsanordnung erforderlich ist. In dieser Ausführungsform umfasst die PWM 14 eine Gleichtakt-Kompensationsschaltungsanordnung 42, die ein Signal während Zeiten erzeugt, während derer kein Modulationssignal von der PWM vorhanden ist. Das von der Gleichtakt-Kompensationsschaltungsanordnung erzeugte Signal ist ein Gleichtaktsignal mit einem Mittelwert von null, das zwischen Avss und Avdd mit einer Frequenz Fcomp gleich der Schaltungstaktfrequenz Fcir, dividiert durch eine ganze Zahl Div, variiert, was nachstehend genauer gezeigt wird.
5 stellt ein Ablaufdiagramm des DAC 40 in einem ersten Beispiel unter Verwendung eines Div von "1" (d. h. die Frequenz des Gleichtaktsignals von der Gleichtakt-Kompensationsschaltungsanordnung ist gleich der Schaltungstaktfrequenz) dar. 5 stellt die Taktsignale an den Knoten outp, outm, das differentielle Signal outd (d. h. outp – outm) und das Gleichtaktsignal outc (d. h. (outp + outm)/2) dar.
Zwischen T0 und T1 werden outp und outm zwischen Avdd und Avss mit einer Taktfrequenz Fcomp = Fcir durch die Gleichtakt-Kompensationsschaltungsanordnung 42 moduliert. Da dasselbe Signal sowohl auf outp als auch outm angewendet wird, bleibt das differentielle Signal outd auf null, genau wie in 3. Von T1 bis T3 tritt das normale PWM-Signal an den Brückenausängen A und B auf. Während dieser Zeit gibt es Zustände ("Null"-Zustände), wenn die Brückenausgänge outp und outm denselben Wert aufweisen, in 5 als Zustände "1", "2", "3" und "4" gezeigt, die gleich dem letzten Wert vor T1 (in 5 Avss) sind. Während eines Nullzustands ist das differentielle Signal outd null, während das Gleichtaktsignal outc entweder Avss (wenn outp und outm beide gleich Avss sind) oder Avdd (wenn outp und outm beide gleich Avss sind), ist. Zwischen den Nullzuständen befinden sich "Nicht-Null"-Zustände, bei denen outp und outm verschiedene Zustände aufweisen. Für Nicht-Null-Zustände weist das Gleichtaktsignal outc einen Wert von (Avss + Avdd)/2 auf. Zwischen T3 und T4 kompensiert die Modulation von der Gleichtakt-Kompensationsschaltungsanordnung 42 die vier Nullzustände durch Umgehen der Brückenausgänge und das Bringen von outp und outm in den entgegengesetzten Zustand vom outp- und outc-Wert verursacht den Nullzustand (Avdd in 5) für einen Zeitraum, der gleich dem Zeitraum der Zustände 1–4 ist. Diese Kompensation hält den Mittelwert des Gleichtaktsignals aufrecht, beeinflusst jedoch nicht das differentielle Signal outd. Nach T4 startet die Gleichtakt-Kompensationsschaltungsanordnung 42 die vorher in Verbindung mit dem Zustand zwischen T0 und T1 beschriebene Oszillation erneut.
Der Zeitraum von T0 bis T0 ist konstant, ebenso wie der Zeitraum von T3 bis T4, da die Zustände "1", "2", "3" und "4" eine konstante Dauer aufweisen. Die Nicht-Null-Zustände zwischen T1 und T3 variieren mit dem Eingang. Daher va riiert der Zeitraum von T0 bis T1 invers mit dem Zeitraum von T1 bis T3, um einen konstanten Zeitraum von T0 bis T0 aufrechtzuerhalten.
Die folgenden Gleichungen beschreiben das Gleichtaktsignal outc zwischen T0 und T4. Von T0 bis T1 kann outc beschrieben werden als: Σ CM01 = (Avss + Avdd) + (Avss + Avdd) + (Avss + Avdd) + Avss = 6·(Avss + Avdd)/2 + Avss
Ebenso kann outc von T1 bis T3 beschrieben werden als: Σ CM13 = (Avdd + Avss)/2 + Avss + (Avdd + Avss)/2 + Avss + (Avdd + Avss)/2 + Avss + (Avdd + Avss)/2 + Avss = 4·(Avss + Avdd)/2 + 4·Avss
Von T3 bis T4 kann outc beschrieben werden als: Σ CM34 = Avdd + Avdd + Avdd + Avdd = 4·Avdd
Folglich kann outc von T0 bis T4 beschrieben werden als: Σ CM04 = Σ CM01 + Σ CM13 + Σ CM34 = 18·(Avdd + Avss)12 + Avss
Nach T4 fährt der Algorithmus fort. Da der Wert vor T1 Avss ist und Div = 1, gilt nach T4 outc = Avdd. Folglich ist der Gleichtakt-Mittelwert beim zwanzigsten Zeitabtastwert: [[18·(Avdd + Avss)/2 + Avss] + Avdd]/20 = (Avdd + Avss)/2
Folglich ist zu sehen, dass das Gleichtaktsignal von T0 bis T1 (dessen voller Zeitraum von T4 bis T0 vollendet wird) ein Takt ist, der zwischen Avss und Avdd mit einem Tastverhältnis von 50% variiert. Dieser Abschnitt des Kompensationssignals fährt immer zu einem Gleichtaktsignal mit einem Mittelwert von (Avss + Avdd)/2. Der Abschnitt des Kompensationssignals von T3 bis T4 zusammen mit den Null-Zustands-Abschnitten des eigentlichen Datensignals zwi schen T1 und T3 weist immer ein Gleichtaktsignal mit einem Mittelwert von (Avss + Avdd)/2 auf. Die restlichen Abschnitte des Gleichtaktsignals, diejenigen, die den Nicht-Null-Zuständen des eigentlichen Datensignals zwischen T1 und T3 zugeordnet sind, weisen immer einen Wert von (Avss + Avdd)/2 auf. Folglich weist das Gleichtaktsignal von T0 bis T0 immer einen Mittelwert von (Avss + Avdd)/2 auf. Folglich ändert sich das mittlere Gleichtaktsignal von T0 bis T0 nicht und somit weist das Gleichtaktsignal einen Mittelwert von null auf.
6 stellt ein zweites Beispiel mit Div = 1 dar. Zwischen T0 und T1 werden outp und outm durch die Gleichtakt-Kompensationsschaltungsanordnung zwischen Avdd und Avss mit einer Taktfrequenz Fcomp = Fcir moduliert. In diesem Fall beginnt und endet die Modulation bei Avdd im Gegensatz zu 5, in der die Modulation bei Avss begann und endete. Von T1 bis T3 tritt das normale PWM-Signal an den Brückenausgängen A und B auf. Während dieser Zeit gibt es Zustände, wenn die Brückenausgänge outp und outm denselben Wert aufweisen, die gleich dem letzten Wert vor T1 (Avdd in 6) sind, die wieder in 6 als Zustände "1", "2", "3" und "4" gezeigt sind. Zwischen T3 und T4 kompensiert die Modulation von der Gleichtakt-Kompensationsschaltungsanordnung 42 diese vier Zustände durch Umgehen der Brückenausgänge und Bringen von outp und outm auf die entgegengesetzten Zustände (Avss in 6) für einen Zeitraum gleich dem Zeitraum der Zustände 1–4. Diese Kompensation hält den Mittelwert des Gleichtaktsignals aufrecht. Nach T4 startet der Modulator die vorher in Verbindung mit dem Zustand zwischen T0 und T1 beschriebene Oszillation erneut.
Wiederum kann gezeigt werden, dass der Gleichtakt-Mittelwert (Avdd + Avss)/2 ist: Σ CM01 = (Avdd + Avss) + (Avdd + Avss) + (Avdd + Avss) + Avdd = 6·(Avss + Avdd)/2 + Avdd Σ CM13 = (Avdd + Avss)/2 + Avdd + (Avdd + Avss)/2 + Avdd + (Avdd + Avss)/2 + Avdd + (Avdd + Avss)/2 + Avdd = 4·(Avss + Avdd)/2 + 4·Avdd Σ CM34 = Avss + Avss + Avss + Avss = 4·Avss Σ CM04 = Σ CM01 + Σ CM13 + Σ CM34 = 18·(Avdd + Avss)/2 + Avdd
Nach T4 fährt der Algorithmus fort, der Wert vor T1 ist Avdd, so dass nach T4 outc = Avss. Zu diesem Zeitpunkt ist die Anzahl von Abtastwerten 20, so dass der Gleichtakt-Mittelwert ist: [[18·(Avdd + Avss)/2 + Avdd] + Avss]/20 = (Avdd + Avss)/2
Div kann verwendet werden, um die Leistungsverbrauchspegel zu steuern. Das dritte Beispiel, das in 7 gezeigt ist, verwendet Div = 3.
Zwischen T0 und T1 werden outp und outm mit einer Frequenz Fcomp = Fcir/3 moduliert. Bei T1 beginnt das PWM-Signal. Von T1 bis T3 gibt es Zustände, wenn die Brückenausgänge outp und outm denselben Wert aufweisen, die gleich dem letzten Wert vor T1 (Avdd in 7) sind, die in 7 als Zustände "1", "2" und "3" und "4" gezeigt sind. Von T3 bis T5 wird die Kompensation auf outp und outm angewendet, um einen Gleichtakt-Mittelwert von (Avdd + Avss)/2 zu erzeugen. Der Abschnitt des Kompensationssignals von T3 bis T4 kompensiert die Null-Zustände zwischen T1 und T3. Der Abschnitt des Kompensationssignals zwischen T4 und T0 vollendet den begonnenen, aber nicht beendeten Kompensationstaktzyklus von T0 bis T1.
Die Gleichungen, die das Verhalten der Schaltung beschreiben, sind folgendermaßen: Σ CM01 = 3·(Avdd + Avss) + 2·Avdd Σ CM13 = (Avdd + Avss)/2 + Avdd + (Avdd + Avss)/2 + Avdd + (Avdd + Avss)/2 + Avdd + (Avdd + Avss)/2 + Avdd = 4·(Avss + Avdd)/2 + 4·Avdd Σ CM34 = Avss + Avss + Avss + Avss = 4·Avss Σ CM45 = Avdd Σ CM05 = Σ CM01 + Σ CM13 + Σ CM34 + Σ CM45 = 18·(Avdd + Avss)/2 + 3·Avdd
Nach T4 fährt der Algorithmus fort, der Wert vor T1 ist 2·Avdd und Div = 3, so dass nach T4 outc = 1·Avdd. Von T5 bis T6 gilt outc = 3·Avss, so dass das gesamte Taktmodulationssignal T0 bis T1 und T4 bis T4 im Durchschnitt (Avdd + Avss)/2 ist. Zu diesem Zeitpunkt ist die Anzahl von Abtastwerten 24, so dass der Gleichtakt-Mittelwert ist: [[18·(Avdd + Avss)/2 + 3·Avdd] + 3·Avss]/24 = (Avdd + Avss)/2
Simulationen haben gezeigt, dass zunehmendes Div den Leistungsverbrauch verringert und das Inbandrauschen verstärkt.
In jedem der drei Beispiele bewirkt die Gleichtakt-Kompensationsschaltungsanordnung, dass der Ausgang einen Gleichtakt-Mittelwert gleich (Avdd + Avss)/2 aufweist. Dies wird bewerkstelligt, während dieselbe Gegentaktspannung, wie in 1 gezeigt, beibehalten wird, die keine harmonische Verzerrung oder Quantisierungsrauschen-Intermodulation aufweist. Dies wird ohne Verwendung der Netzwerkrückkopplung zur Steuerung der Gleichtaktspannung bewerkstelligt.
8 stellt einen Ablaufplan dar, der das Verfahren zum Erzeugen des Signals zum Kompensieren von Fehlern beschreibt. Im Block 50 moduliert der Kompensationstakt outp und outc zwischen Avdd und Avss (in 5–7 als Zeitraum zwischen T0 und T1 gezeigt). Im Block 52 erzeugt das normale PWM-Signal ein differentielles Signal an outp und outc. Im Block 54 werden Gleichtaktfehler kompensiert, indem outp und outc entweder auf Avdd oder Avss (wie erforderlich) für einen vorbestimmten Zeitraum gehalten werden. Im Block 56 wird, wenn der Kompensationstakt in Schritt 50 nicht seine volle Periode beendete, der Rest der Periode erzeugt, so dass der Gleichtakt-Spannungsmittelwert, der auf den Block 50 und den Block 56 anwendbar ist, (Avdd + Avss)/2 ist.
Folglich weist der Kompensationstakt der Blöcke 50 und 56 einen Gleichtakt-Mittelwert von (Avdd + Avss)/2 auf und die Kompensationsmodusfehler des PWM-Signals, wobei outd = 0, zusammen mit dem Kompensationssignal des Blocks 54 weisen einen Gleichtakt-Mittelwert von (Avdd + Avss)/2 auf.
Im Betrieb könnte der Betrieb der Gleichtakt-Kompensationsschaltungsanordnung 42, wie in 8 gezeigt, unter Verwendung einer Zustandsmaschine implementiert werden.
Die vorliegende Erfindung schafft signifikante Vorteile gegenüber dem Stand der Technik. Mit einem idealen Div-Wert ist die Leistung des DAC von nicht-idealen Effekten wie z. B. Brückenasymmetrie oder Tiefpass-LC-Filterasymmetrie auf Grund von Vorrichtungsunzulänglichkeiten (R ± 10%, L ± 10%) unabhängig. Das Gleichtaktrauschen ist im Inbandsignal niedrig, so dass keine Auswirkung auf den differentiellen Brückenausgang besteht. Mit diesem Modulationsverfahren ermöglicht die Brücke die Erzeugung eines Gegentaktsignals ohne harmonische Verzerrung infolge der Nicht-Existenz von Gleichtaktrauschen in der Tonfrequenz. Ferner ist eine Netzwerkrückkopplung zum Steuern der Gleichtaktspannung unnötig.
Obwohl sich die ausführliche Beschreibung der Erfindung auf bestimmte beispielhafte Ausführungsformen gerichtet hat, drängen sich Fachleuten verschiedene Modifikationen dieser Ausführungsformen sowie alternative Ausführungsformen auf. Die Erfindung umfasst beliebige Modifikationen oder alternative Ausführungsformen, die in den Schutzbereich der Ansprüche fallen.

Claims

Digital/Analog-Umsetzer (40), mit: einer Verstärkerschaltung (16); einem Impulsbreitenmodulator (14), der so beschaffen ist, dass er Signale erzeugt, die als Eingang für einen ersten Knoten (20) und einen zweiten Knoten (29) der Verstärkerschaltung bereitgestellt werden, damit sie in Reaktion auf diesen Eingang ein differentielles Signal erzeugt, wobei das differentielle Signal eine Gleichtaktkomponente besitzt; dadurch gekennzeichnet, dass er ferner umfasst: eine Kompensationsschaltungsanordnung (42), die so beschaffen ist, dass sie dann, wenn kein Modulationssignal von dem Impulsbreitenmodulator vorhanden ist, an dem ersten und an dem zweiten Knoten Kompensationseingangssignale erzeugt, ohne das differentielle Signal zu beeinflussen, so dass die Gleichtaktkomponente einen vorgegebenen Mittelwert hat.
Digital/Analog-Umsetzer nach Anspruch 1, der ferner eine Mehrfachbit-Sigma/Delta-Modulationsschaltung (12) umfasst.
Digital/Analog-Umsetzer nach Anspruch 1 oder nach Anspruch 2, bei dem die Verstärkerschaltung einen Klasse-D-Verstärker umfasst.
Digital/Analog-Umsetzer nach einem vorhergehenden Anspruch, bei dem der Verstärker ein Filter enthält.
Digital/Analog-Umsetzer nach einem vorhergehenden Anspruch, bei dem die Kompensationsschaltungsanordnung eine Schaltungsanordnung umfasst, die so beschaffen ist, dass sie: den ersten und den zweiten Knoten zwischen einem ersten und einem zweiten Spannungspegel mit einer vorgegebenen Frequenz moduliert; und an dem ersten und dem zweiten Knoten für eine vorgegebene Zeitdauer ein Signal mit einem dritten Spannungspegel erzeugt.
Digital/Analog-Umsetzer nach Anspruch 5, bei dem der dritte Spannungspegel gleich dem ersten Spannungspegel ist.
Digital/Analog-Umsetzer nach Anspruch 5, bei dem der dritte Spannungspegel gleich dem zweiten Spannungspegel ist.
Digital/Analog-Umsetzer nach einem der Ansprüche 5 bis 7, bei dem die vorgegebene Frequenz gleich einer durch einen vorgegebenen Faktor geteilten Schaltungsfrequenz ist.
Verfahren zum Ausführen einer Digital/Analog-Umsetzung, das die folgenden Schritte umfasst: Erzeugen eines impulsbreitenmodulierten Signals an einem ersten und an einem zweiten Knoten einer Verstärkerschaltung, um ein differentielles Signal zu erzeugen, wobei dieses Signal eine Gleichtaktkomponente besitzt; gekennzeichnet durch den folgenden Schritt: Erzeugen eines gleichen Kompensationssignals an dem ersten und an dem zweiten Knoten, ohne das differentielle Signal zu beeinflussen, so dass die Gleichtaktkomponente einen vorgegebenen Mittelwert hat.
Verfahren nach Anspruch 9, das ferner den Schritt des Erzeugens eines ersten modulierten Signals unter Verwendung einer Mehrfachbit-Sigma/Delta-Modulationsschaltung umfasst.
Verfahren nach Anspruch 9 oder Anspruch 10, bei dem der Schritt des Erzeugens eines impulsbreitenmodulierten Signals das Erzeugen eines impulsbreitenmodulierten Signals an dem ersten und dem zweiten Knoten eines Klasse-D-Verstärkers umfasst.
Verfahren nach einem der Ansprüche 9 bis 11, bei dem der Schritt des Erzeugens eines impulsbreitenmodulierten Signals das Erzeugen eines impulsbreitenmodulierten Signals an dem ersten und an dem zweiten Knoten einer Verstärkerschaltung, die ein Filter enthält, umfasst.
Verfahren nach einem der Ansprüche 9 bis 12, bei dem der Schritt des Erzeugens eines Kompensationssignals die Schritte des Modulierens des ersten und des zweiten Knotens zwischen einem ersten und einem zweiten Spannungspegel mit einer vorgegebenen Frequenz; und des Erzeugens eines Signals an dem ersten und an dem zweiten Knoten mit einem dritten Spannungspegel für eine vorgegebene Zeitdauer umfasst.
Verfahren nach Anspruch 13, bei dem der Schritt des Erzeugens eines Signals an dem ersten und an dem zweiten Knoten mit einem dritten Spannungspegel den Schritt des Erzeugens eines Signals an dem ersten und an dem zweiten Knoten mit dem ersten Spannungspegel umfasst.
Verfahren nach Anspruch 13, bei dem der Schritt des Erzeugens eines Signals an dem ersten und an dem zweiten Knoten mit einem dritten Spannungspegel den Schritt des Erzeugens eines Signals an dem ersten und an dem zweiten Knoten mit dem zweiten Spannungspegel umfasst.
Verfahren nach einem der Ansprüche 13 bis 15, bei dem die vorgegebene Frequenz gleich einer durch einen vorgegebenen Faktor geteilten Schaltungsfrequenz ist.
Digital/Analog-Umsetzer nach den Ansprüchen 1–8, bei dem der vorgegebene Mittelwert der Gleichtaktkomponente im Wesentlichen null ist.
Digital/Analog-Umsetzungsverfahren nach den Ansprüchen 9–16, bei dem der vorgegebene Mittelwert der Gleichtaktkomponente im Wesentlichen null ist.