DE10149593B4 - Einzelbit-sigma-delta-modulierter Bruch-N-Frequenz-Synthesizer - Google Patents

Einzelbit-sigma-delta-modulierter Bruch-N-Frequenz-Synthesizer Download PDF

Info

Publication number
DE10149593B4
DE10149593B4 DE10149593A DE10149593A DE10149593B4 DE 10149593 B4 DE10149593 B4 DE 10149593B4 DE 10149593 A DE10149593 A DE 10149593A DE 10149593 A DE10149593 A DE 10149593A DE 10149593 B4 DE10149593 B4 DE 10149593B4
Authority
DE
Germany
Prior art keywords
output
fractional
accumulator
sigma
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE10149593A
Other languages
English (en)
Other versions
DE10149593A1 (de
Inventor
Sang-oh Seocho Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE10149593A1 publication Critical patent/DE10149593A1/de
Application granted granted Critical
Publication of DE10149593B4 publication Critical patent/DE10149593B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3006—Compensating for, or preventing of, undesired influence of physical parameters
    • H03M7/3011—Compensating for, or preventing of, undesired influence of physical parameters of non-linear distortion, e.g. by temporarily adapting the operation upon detection of instability conditions
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H03L7/1978—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider using a cycle or pulse removing circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M7/3028—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
    • H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
    • H03M7/304—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Bruch-N-Frequenzsynthesizer, mit:
einem spannungsgesteuerten Oszillator,
einem Dual-Modulus-Teiler (102), der die Ausgangsfrequenz des spannungsgesteuerten Oszillators gemäß einer Bruch-Steuereingangsgröße teilt, einem Hauptzähler (106) und einem Swallow-Zähler (104), von denen jeder Eingänge besitzt, die mit dem Ausgang des Dual-Modulus-Teilers (102) gekoppelt sind,
einem Phasenkomparator (112), der die Phase des Ausgangssignals des Hauptzählers (106) mit der Phase einer Bezugsfrequenz vergleicht, wobei die Ausgangsgröße des Phasenkomparators (112) einen Eingang des spannungsgesteuerten Oszillators steuert,
einem Sigma-Delta-Modulator (118), der einen Einzelbit-Ausgang besitzt, einem Bitkonverter (116), der die Einzelbit-Ausgangsgröße des Sigma-Delta-Modulators (118) in die Bruch-Steuereingangsgröße umsetzt,
einer Modulus-Steuerschaltung (108), die den Betrieb des Dual-Modulus-Teilers (102) steuert,
wobei der Hauptzähler (106) und der Swallow-Zähler (104) jeweils einen programmierbaren Eingangsanschluß besitzen, der die Bruch-Steuereingangsgröße vom Bit-Konverter (116) empfängt und von denen jeder Ausgänge besitzt, die an einen Eingang der Modulus-Steuerschaltung (108) gekoppelt sind.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft einen Bruch-N-Frequenz-Synthesizer nach dem Anspruch 1.
  • 2. Stand der Technik
  • Aus der US 4,965,531 ist bereits ein Frequenzsynthesizer bekannt, der nach dem Prinzip der fraktionalen Frequenzsynthese arbeitet. Dieser bekannte Frequenzsynthesizer enthält einen spannungsgesteuerten Oszillator, einen Dual-Modulus-Teiler, der die Ausgangsfrequenz des spannungsgesteuerten Oszillators durch den gewünschten, nicht ganzzahligen Teilungsfaktor teilt, einen Phasenkomparator, der das geteilte Ausgangssignal des Oszillators mit einer Referenzfrequenz vergleicht, und einen Sigma-Delta-Modulator, dessen Ausgangssignal den Dual-Modulus-Teiler steuert. Das Ausgangssignal des Sigma-Delta-Modulators besteht aus einem Einzelbit-Signal.
  • Aus der Literaturstelle Walkington, R. und Brennan, P. "An Agile Stored ΣΔ Sequence Fractional-N Synthesizer", IN: Microwave Symposium Digest, 2001 IEEE MTT-S, 20. bis 25. Mai 2001, Band 2, S. 697–700, ist ein mit fraktionaler Teilung arbeitender Frequenzsynthesizer bekannt, bei dem ein Dual-Modulus-Teiler von einem Sigma-Delta-Modulator angesteuert wird, wobei der Dual-Modulus-Teiler in einer phasenstarren Schleife enthalten ist, die neben einem Phasenkomparator, ein Schleifenfilter und einen VCO enthält.
  • Aus der Literaturstelle Goldberg, B. G. "The Evolution and Maturity of Fractional-N PLL Synthesis", IN: Microwave Journal, September 1996, S. 124–134, ist ein Delta-Sigma-Modulator in Verbindung mit einer Bruch-N-Frequenzsynthese bekannt. Bei einer Schaltungsanordnung zur Realisierung der Bruch-N-Frequenzsynthese gelangt ein k-Bit-Akkumulator zur Anwendung, der einen gespeicherten Wert enthält, welcher periodisch durch Hinzugabe eines Steuerwortes zu dem genannten Wert modifiziert wird. Der Zustand des Überlaufs in dem Akkumulator wird dazu verwendet, um die Teilung nach n + 1 zu verschieben, wodurch das Teilungsverhältnis dynamisch erhöht werden kann.
  • Es gibt einen wachsenden Bedarf nach einer Vielfalt von Realzeit-Multimedia-Drahtlos-Diensten, wie beispielsweise Realzeitvideo, Internetzugriff usw. Diese erfordern Hochgeschwindigkeitsverbindungen mit den drahtlosen oder mobilen Kommunikationsanschlüssen. Dieser Trend nach höheren Übertragungsgeschwindigkeiten wird durch den Standard CDMA-2000 IX (2.5 G) widergespiegelt, der in solcher Weise konfiguriert ist, daß ein 144-kbps Datenservice auf den bestehenden CDMA/PCS-Bändern verfügbar ist. Drahtlose Kommunikationsanschlüsse verwenden allgemein Hochfrequenz-HF-Synthesizer, um eine programmierbare Kanalauswahl zu erreichen. Damit der HF-Frequenzsynthesizer beispielsweise in einer Hochgeschwindigkeitsumgebung arbeitet, die durch den CDMA-2000 IX Standard vorgegeben wird, sollte der HF-Frequenzsynthesizer in bevorzugter Weise eine Beruhigungszeit von weniger als 500 μs, eine Frequenzauflösung von 10 kHz und eine Phasenstörgröße von weniger als dBc/Hz bei etwa 1 MHz Offset-Frequenz zeitigen. Wie noch weiter unten erläutert wird, sind herkömmliche HF-Frequenzsynthesizer nicht in idealer Weise dafür geeignet, um diese bevorzugten Eigenschaften zu erfüllen, die mit dem CDMA-2000 IX Standard verbunden sind.
  • Die 7–10 veranschaulichen einen sigma-delta-gesteuerten oder geregelten Bruch-N-Frequenzsynthesizer wie er in Norman M. Filiol et al., "An Agile ISM Band Frequency Synthesizer with Built-In GMSK Data Modulation", IEEE JSSC, Band 33, S. 998–1008, Juli 1998, beschrieben ist, dessen Inhalt hier unter Bezugnahme voll mit einbezogen wird. Die Sigma-Delta-Modulation von Bruch-N-Frequenzsynthesizern ist auch in [1] Philip S. Gaskell et al., US-Patent Nr. 5,079,521, ausgegeben am 7. Januar 1992, beschrieben; [2] Thomas A.D. Riley et al., US-Patent Nr. 5,781,044, ausgegeben am 14. Juli 1998, beschrieben; [3] Thomas A.D. Riley et al., US-Patent Nr. 4,965,531, beschrieben; [4] Brian Miller et al., "A Multiple Modulator Fractional Divider", IEEE Trans. Instrument and Measurement, Band 40, Nr. 3, S. 578–583, Juni 1991, beschrieben, [5] Terrance P. Kenny et al., "Design and Realization of a Digital Delta Sigma Modulator for Fractional-n Frequency Synthesis", IEEE Trans. Vehicular Tech., Band 48, Nr. 2, S. 510–521, März 1999, beschrieben; und [6] Woogeun Rhee et al., "A 1.1 GHz CMOS Fractional-N Frequency Synthesizer with a 3rd-Order Delta Sigma Modulator", ISSCC 2000, S. 198–199, 2000, beschrieben. Der gesamte Inhalt dieser Dokumente wird hier unter Bezugnahme mit einbezogen.
  • Gemäß 7 wird eine Zielfrequenz ftarget dem Eingang des Sigma-Delta-Modulators 702 in Form eines digitalen Wortes eingespeist. Ein modulierter Ausgangsbitstrom b(t) wird an den Dual-Modulus-Teiler 704 angelegt und steuert den Betrieb desselben, der in dem Rückkopplungskreis einer phasenstarren Schleife (PLL) enthalten ist. Die PLL enthält einen Teiler 704, einen Phasendetektor 706, ein Schleifenfilter 708 und einen spannungsgesteuerten Oszillator (VCO) 710. Der Mittelwert von b(t) entspricht dem Teilungsverhältnis, welches erforderlich ist, um die gewünschte Ausgangsfrequenz fout auszugeben. Der Dual-Modulus-Teiler 704 gibt ein Phasensteuersignal fd aus, welches gleich ist N oder N + 1 (abhängig von b(t)) geteilt durch die Ausgangsfre quenz fout. Das Phasensteuersignal fd wird an den Phasendetektor 706 angelegt, der das Phasensteuersignal fd mit einem Eingangsbezugssignal fref vergleicht.
  • Das am Ausgang des Phasendetektors 706 gelieferte Signal ist proportional zur Phasendifferenz zwischen dem Bezugssignal fref und dem Phasensteuersignal fd. Dieses Signal wird durch das (Tiefpaß-)Schleifenfilter 708 gefiltert, was zu einer normalen Gleichspannung führt, und wird angelegt, um den VCO 701 zu steuern, der die Ausgangsfrequenz fout erzeugt.
  • 8 zeigt ein funktionelles Blockschaltbild des Dual-Modulus-Teilers 704, der in 7 veranschaulicht ist. Die Eingangsgröße b(t) in den Teiler besteht aus einer Einzelbit-Steuergröße, die es ermöglicht 0 oder 2 rad der Phase (0 oder 1 Periode des VCO 710) jeden Bezugszyklus von dem Ausgangssignal fout zu subtrahieren. Die Subtraktion wird gefolgt durch eine feststehende Teilung durch N, wie dies gezeigt ist, was dann zu dem Phasensteuersignal fd führt.
  • Die Sigma-Delta-Modulatoren erreichen eine hohe Auflösung von einem Einzelbit-Quantisierer durch die Verwendung einer Störsignalformung und Anwendung von Oversampling-Techniken. Modulatoren höherer Ordnung besitzen weniger Grenzzyklustöne und höherer Inband-Signal-zu-Störsignal-Verhältnisse. Wenn Sigma-Delta-Modulatoren höherer Ordnung konstruiert werden, wird die Stabilität in Betracht gezogen, und zwar entsprechend einer Rückkopplung höherer Ordnung entlang der Schleife. Eine Alternative hinsichtlich dieser Lösung besteht darin, eine MASH-Architektur zu verwenden. Ein MASH-Architektur-Sigma-Delta-Modulator ist in 9 gezeigt. In diesem Fall besteht der Modulator aus einer Kaskadenschaltung von Sigma-Delta-Modulatoren erster Ordnung. Der Quantisierungsfehler jeder Stufe wird zur nächsten Stufe vorwärts gefördert bzw. übertragen, deren Ausgangsbitstrom aus einem sigmadelta-quantisierten Schätzwert des Fehlers von der vorhergehenden Stufe besteht. Die Ausgangsgrößen werden dann in einem Störsignalformungsblock kombiniert, der die Störsignale aus den ersten n – 1 Stufen beseitigt, wobei eine Vielfachbit-Ausgangsgröße erzeugt wird, die eine Störsignalformung n-ter Ordnung besitzt, die wie folgt gegeben ist: N(z) = (1 – z1)n.
  • Hierbei bezeichnet n die Größenordnung oder Zahl der Stufen. 10 veranschaulicht das Frequenzspektrum eines (n = 4) MASH-Modulators vierter Ordnung.
  • Ein Vorteil dieser Modulatorarchitektur liegt in dessen Stabilität, da keine Rückkopplung n-ter Ordnung vorhanden ist und die Stufen der ersten Ordnung stabil sind. Ein primärer Nachteil liegt jedoch in deren Vielfachbit-Ausgangsgröße, was einen Multi-Modulus-Teiler in der Rückkopplung der Synthesizer-PLL erforderlich macht.
  • Darüber hinaus ist die Performance der an früherer Stelle vorgeschlagenen Bruch-N-Frequenzsynthesizer allgemein nicht zufriedenstellend, und zwar in bezug auf die außerhalb des Bandes liegenden Phasenstörsignale um 1 MHz Offset herum, oder hinsichtlich der Erzielung einer exakten Frequenzauflösung von 10 kHz. Ferner zeitigt der Synthesizer große Störgrößen von –40 dBc unter spezifischen oder speziellen Betriebsbedingungen, was die tatsächliche Verwendung blockiert. Dies läßt sich darauf zurückführen, daß die Nichtlinearität eines PFD oder eines Multi-Modulus-Teilers in einer tatsächlichen PLL auftritt, und nicht in Einklang steht mit der hohen Linearität der PLL, die bei Verwendung eines Multi-Bit-Modulators und eines Modulators vom MASH-Typ gefordert wird. Ferner leiden die herkömmlichen oder früheren Synthesizer an großen und ausgeprägten Störgrößen bei einem bestimmten Betriebszustand, die sich aus der Nichtlinearität in dem Phasen-Frequenz-Detektor und dem Multi-Modulus-Teiler ergeben, wenn die Multi-Bit-Modulatoren und die Modulatoren vom MASH-Typ als ein Bruchteiler-Kontroller in der PLL verwendet werden. Wenigstens aus diesen Gründen sind die herkömmlichen HF-Frequenzsynthesizer nicht ideal dafür geeignet, diese bevorzugten Eigenschaften und Kennlinien zu erfüllen, die sich aus dem CDMA-2000 IX Standard ergeben.
    •
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die der Erfindung zu Grunde liegende Aufgabe besteht darin, einen Frequenzsynthesizer und einen Sigma-Delta-Modulator für diesen zu schaffen, der eine feine Frequenzauflösung, wie beispielsweise exakt 10 kHz, und eine schnelle Beruhigungszeit oder kurze Zugriffszeit ermöglicht, und der die Phasenstörgrößen reduzieren kann und Bezugsstörgrößen unterdrücken kann.
  • Diese Aufgabe wird erfindungsgemäß durch die im Anspruch 1 aufgeführten Merkmale gelöst.
  • Besonders vorteilhafte Ausgestaltungen und Weiterbildungen des erfindungsgemäßen Frequenzsynthesizers ergeben sich aus den Unteransprüchen.
  • Bei dem Frequenzsynthesizer und dem Sigma-Delta-Modulator für denselben gemäß der Erfindung können insbesondere die Performance-Spezifikationen von CDMA-2000 IX erfüllt und noch überschritten werden.
  • Gemäß einem Aspekt der Erfindung enthält einen Bruch-N-Frequenz-Synthesizer einen spannungsgesteuerten Oszillator, einen Dual-Modulus-Teiler, der die Ausgangsfrequenz des spannungsgesteuerten Oszillators teilt, und zwar in Einklang mit einer Bruch-Steuer-Eingangsgröße, und einen Phasenkomparator enthält, der eine Phase einer Ausgangsgröße des Dual-Modulus-Teilers mit einer Phase einer Bezugsfrequenz vergleicht, wobei eine Ausgangsgröße des Phasenvergleichers eine Eingangsgröße des spannungsgesteuerten Oszillators steuert. Der Synthesizer enthält ferner einen Sigma-Delta-Modulator, der eine Einzelbit-Ausgangsgröße liefert, und enthält einen Bitkonverter, der die Einzelbit-Ausgangsgröße des Sigma-Delta-Modulators in die Bruch-Steuer-Eingangsgröße umsetzt, die an den Dual-Modulus-Teiler angelegt wird.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung enthält einen Bruch-N-Frequenz-Synthesizer einen spannungsgesteuerten Oszillator, einen Dual-Modulus-Teiler, der eine Ausgangsfrequenz des spannungsgesteuerten Oszillator in Einklang mit einer Bruch-Steuer-Eingangsgröße teilt, enthält einen Phasenkomparator, der eine Phase einer Ausgangsgröße des Dual-Modulus-Teilers mit einer Phase einer Bezugsfrequenz vergleicht, wobei eine Ausgangsgröße des Phasenkomparators an einen Steuereingang des spannungsgesteuerten Oszillators gekoppelt ist und wobei ein Sigma-Delta-Modulator verwendet wird, der einen Einzelbit-Ausgang besitzt. Der Sigma-Delta-Modulator enthält eine Kaskaden-Akkumulatorschaltung, die n Akkumulatorstufen enthält, wobei n eine ganze Zahl von wenigstens 2 bedeutet, und enthält eine Quantisiererschaltung, die eine Ausgangsgröße der Kaskaden-Akkumulatorschaltung quantisiert, um die Einzelbit-Ausgangsgröße zu erzeugen. Die Ausgangsgröße des Quantisierers wird zurück zu jeder der n Akkumulatorstufen geführt und es wird eine Störsignalübertragungsfunktion des Sigma-Delta-Modulators vorgenommen, wobei die Übertragungsfunktion H(z) wie folgt lautet: H(z) = (1 – Z–1)n/(1 + p1Z–1 + p2Z–2 ... + pnZ–n)und wobei p1 ... pn Realzahlkoeffizienten bedeuten.
  • Gemäß einem noch anderen Aspekt der vorliegenden Erfindung enthält ein Bruch-N-Frequenzsynthesizer einen spannungsgesteuerten Oszillator, einen Dual-Modulus-Teiler, der eine Ausgangsfrequenz des spannungsgesteuerten Oszillators entsprechend einer Bruch-Steuereingangsgröße teilt, enthält einen Phasenkomparator, der eine Phase einer Ausgangsgröße des Dual-Modulus-Teilers mit einer Phase einer Bezugsfrequenz vergleicht, wobei eine Ausgangsgröße des Phasenkomparators an einen Steuereingang des spannungsgesteuerten Oszillators gekoppelt wird, und enthält einen Sigma-Delta-Modulator, der eine Einzelbit-Ausgangsgröße liefert. Der Sigma-Delta-Modulator enthält eine in Kaskade geschaltete Akkumulatorschaltung, die n Akkumulatorstufen enthält, wobei n eine ganze Zahl von wenigstens 2 ist. Jede der n Akkumulatorstufen enthält eine Koeffizientengeneratorschaltung, die selektiv einen Koeffizienten bn ausgibt, enthält eine Addierstufe mit einem ersten Eingang, der mit einem Eingang oder mit einem Ausgang einer früheren Akkumulatorstufe verbunden ist, und einen zweiten Eingang besitzt, der den Koeffizientenwert bn von der Koeffizientengeneratorschaltung empfängt, und besitzt einen Akkumulator, der eine Ausgangsgröße des Addierers empfängt. Der Sigma-Delta-Modulator enthält ferner eine Quantisiererschaltung, die eine Ausgangsgröße von wenigstens einer der n Akkumulatorstufen quantisiert, um einen Einzelbit-Ausgang zu erzeugen, wobei die Ausgangsgröße des Quantisierers zurückgekoppelt wird, um die Koeffizientengeneratorschaltung von jeder der n Akkumulatorstufen zu steuern.
  • Gemäß einem noch anderen Aspekt der vorliegenden Erfindung enthält ein Sigma-Delta-Modulator eine Kaskaden-Akkumulatorschaltung, die n Akkumulatorstufen enthält, wobei n eine ganze Zahl von wenigstens 2 ist, und eine Quantisiererschaltung enthält, die eine Ausgangsgröße der Kaskaden-Akkumulatorschaltung quantisiert. Ein Ausgang des Quantisierers wird zu jeder der n Akkumulatorstufen zurückgekoppelt und es wird eine Störsignalübertragung des Sigma-Delta-Modulators vorgenommen, entsprechend H(z), wobei H(z) = (1 – Z–1)n/(1 + p1Z–1 + p2Z–2 ... + pnZ–n)und worin p1 ... pn reale Zahlenkoeffizienten sind.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung enthält ein Sigma-Delta-Modulator eine in Kaskade geschaltete Akkumulatorschaltung, die n Akkumulatorstufen enthält, wobei n eine ganze Zahl von wenigstens 2 ist. Jede der n Akkumulatorstufen enthält eine Koeffizientengeneratorschaltung, die selektiv einen Koeffizienten bn ausgibt, enthält eine Addierstufe mit einem ersten Eingang, der mit einem Eingang oder mit einem Ausgang einer früherer Akkumulatorstufe verbunden ist, und mit einem zweiten Eingang, der den Koeffizientenwert bn von der Koeffizientengeneratorschaltung empfängt, und enthält einen Akkumulator, der eine Ausgangsgröße von der Addierstufe empfängt. Der Sigma-Delta-Modulator enthält auch eine Quantisiererschaltung, die eine Ausgangsgröße von wenigstens einer der n Akkumulatorstufen quantisiert, wobei die Ausgangsgröße des Quantisierers aus einem Einzelbit-Ausgang besteht, und wobei die Ausgangsgröße des Quantisierers rückgekoppelt wird, um die Koeffizientengeneratorschaltung von jeder der n Akkumulatorstufen zu steuern.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die oben angegebenen und weitere Ziele und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden detaillierten Beschreibung unter Hinweis auf die beigefügten Zeichnungen, in denen zeigen:
  • 1 die Architektur eines Bruch-N-Frequenzsynthesizers gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 2 ein Funktionsblockschaltbild eines Einzelbit-Sigma-Delta-Modulators vierter Ordnung gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 3 ein Funktionsblockschaltbild eines Einzelbit-Sigma-Delta-Modulators vierter Ordnung gemäß einer anderen Ausführungsform der vorliegenden Erfindung;
  • 4 einen Graphen eines Meßsignal-zu-Störsignal-Verhältnisses des Sigma-Delta-Modulators;
  • 5 einen Graphen eines gemessenen Ausgangsspektrums eines spannungsgesteuerten Oszillators;
  • 6 einen Graphen einer gemessenen Einzel-Seitenband-Phasenstörgröße;
  • 7 einen herkömmlichen Frequenzsynthesizer mit einem Dual-Modulus-Teiler, der durch einen Sigma-Delta-Modulator gesteuert wird;
  • 8 ein Funktionsblockschaltbild des Dual-Modulus-Teilers von 7;
  • 9 einen herkömmlichen MASH-Sigma-Delta-Modulator; und
  • 10 das Frequenzspektrum eines MASH-Modulators (n = 4) vierter Ordnung.
  • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Ein veranschaulichendes Architekturdiagramm eines Bruch-N-Frequenzsynthesizers einer Ausführungsform der vorliegenden Erfindung ist in 1 gezeigt. Der Synthesizer enthält einen Dual-Modulus-Prescaler 102, einen programmierbaren Hauptzähler 106, einen programmierbaren Swallow-Zähler 104, eine Modulus-Steuerschaltung 108, einen Bezugsteiler 110, einen Phasen-/Frequenzdetektor (PFD) 112, eine Ladepumpe 114, einen Bitkonverter 116 und einen digitalen Sigma-Delta-Modulator 118. Hierbei wird anstelle eines Multi-Modulus-Teilers der Dual-Modulus-Teiler (Prescaler 102) verwendet, um den Einfluß der Nichtlinearität zu minimieren, die in der PLL auftritt, und um die Implementierung bei niedriger oder geringer Energie zu vereinfachen. Der Synthesizer ist effektiv als eine Kombination eines Dual-Modulus-Impuls-Swallow-Frequenzsynthesizers konfiguriert, der weit verbreitet in einer Ganzzahl-N-PLL verwendet wird und auch in dem digitalen Sigma-Delta-Modulator 118 und dem Bitkonverter 116. Allgemein liegt im Betrieb das Teilungsverhältnis bei p + 1 bei A(1/fref) der Bezugsperiode, und das Teilungsverhältnis beträgt p bei (B–A) (1/fref) der Bezugsperiode. Als solches läßt sich die Beziehung in der folgenden Weise ausdrücken, die allgemeinen zwischen fvco und fref gilt: fvco = (Bp + A)fref worin B, p und A den Wert des Hauptzählers 106, den Modulus des Prescalers 102 und den Wert des Swallow-Zählers 104 jeweils angeben.
  • Um nun auf 2 einzugehen, so funktioniert der digitale Sigma-Delta-Modulator 118 als ein Bruch-Teilungskontroller und ist bei dieser Ausführungsform als Einzelbit-Sigma-Delta-Modulator vierter Ordnung (n = 4) ausgeführt, und zwar mit einer MSB-(höchstwertigem Bit)-Rückkopplung. Es sei darauf hingewiesen, daß die Größenordnung n (das heißt die Zahl der Stufen) abhängig von der Verwendung vermindert oder erhöht werden kann.
  • Um mehr in Einzelheiten zu gehen, so besteht der digitale Sigma-Delta-Modulator 118 aus einer Quantisiererschaltung 220 und einer in Kaskade geschalteten Akkumulatorschaltung, die einen Überlaufdetektor (OFD) 218 und vier (4) Akkumulatorstufen 202, 204, 206 und 208 enthält. Jede der Akkumulatorstufen besteht aus einer Koeffizientengeneratorschaltung 212, die selektiv einen Koeffizienten bn ausgibt, aus einer Addierstufe 214 mit einem ersten Eingang, der mit einem Eingang oder mit einem Ausgang einer vorhergehenden oder früheren Akkumulatorstufe verbunden ist, und mit einem zweiten Eingang, der den Koeffizientenwert bn von der Koeffizientengeneratorschaltung empfängt, und aus einem Akkumulator 216, der eine Ausgangsgröße von der Addierstufe 214 empfängt. Zusätzlich können an Koeffizientenschaltungen ebenfalls in der gezeigten Weise vorgesehen sein.
  • Der Überlaufdetektor 218 arbeitet, wenn die Größe der Modulatoreingangsgröße k/b1 ausgeprägt 0,5 überschreitet, in welchem Fall alle Akkumulatoren auf 0 zurückgestellt werden.
  • Der Quantisierer 220 quantisiert die Ausgangsgröße der letzten Stufe 208, wobei die Störsignalübertragungsfunktion des Sigma-Delta-Modulators 118 zu H(z) wird, und zwar H(z) = (1 – Z–1)n/(1 + p1Z–1 + p2Z–2 ... + pnZ–n)und wobei p1 ... pn Realzahlkoeffizienten bedeuten.
  • Um erneut auf 1 einzugehen, so ist der Modulator 118 gemäß der vorliegenden Ausführungsform mit der Dual-Modulus-Teilerschaltungsanordnung über einen einfachen Bitkonverter 116 verbunden. Der Bitkonverter setzt die Ausgangsgrößen 0 und 1 des Modulators 118 in 1 und –1 jeweils um und liefert die Ergebnisse zu den programmierten Eingangsanschlüssen der Zähler 104 und 106. Der Dual-Modulus-Teiler summiert die Ergebnisse auf, die durch den Bitkonverter geliefert werden und teilt die Prescaler-Ausgangsgröße durch den summierten Wert, wobei eine Impuls-Swallow-Funktion durchgeführt wird.
  • Wenn ein Bruch-N-Frequenzsynthesizer gemäß der vorliegenden Erfindung eine Schleife realisiert und sich in einem blockierten Zustand befindet, so gibt der VCO ein stabiles N.f-faches der Vergleichsfrequenz aus, wobei N = Bp + A und f = k/b1 und wobei B, p und A den Wert des Hauptzählers 106 bzw. des Modulus des Prescalers 102 bzw. den Wert des Swallow-Zählers 104 bezeichnen. B und A sind ganze Zahlen und können extern programmiert werden. "k/b1" stellt einen funktionellen Ausdruck dar und der Nenner b1 ist in der Hardware realisiert bzw. eingestellt. Die Frequenzauflösung kann in einfacher Weise durch Einstellen des Nenners b1 eingestellt werden und der Bruchwert der Vergleichsfrequenz fr kann dadurch eingestellt werden, indem "k" eingestellt wird, was extern programmiert werden kann.
  • Die Ausgangsgröße des Einzelbit-Modulators, die den Dual-Modulus-Teiler steuert, ist nützlich dafür, um das Nichtlinearitätsproblem, welches weiter oben beschrieben wurde, zu vermeiden. Allgemein führt ein Sigma-Delta-Modulator Quantisierungsstörsignale ein, die während der Digitalisierung auf hohe Frequenz auftreten. Als ein Ergebnis wird die Niederfrequenz-Störsignalentwicklung im wesentlichen reduziert und es wird im selben Maße die Hochfrequenz-Störsignalentwicklung erhöht, und zwar verglichen mit dem Fall ohne Störsignalformung. Hochfrequenzstörsignale können einfach dadurch beseitigt werden, indem man eine Tiefpaßfilterung danach durchführt. Demzufolge wird ein Signal-Störsignalabstand (S/N) erhöht. Da die Teiler-Störsignale Tiefpaßeigenschaften in der PLL haben, werden die geformten Hochfrequenzstörsignale, die in dem Sigma-Delta-Modulator auftreten, spontan aus der PLL entfernt. Als ein Ergebnis kann ein Bruchwert mit einem hohen S/N (Störsignalabstand) erhalten werden, wenn eine Langzeitmittelung genommen wird. Der Bruchwert, das heißt ein effektives Teilungsverhältnis, .f, wurde an früherer Stelle beschrieben und ist gegeben als .f = k/b1 für –b1/2 ≤ k ≤ b1/2
  • Wenn beispielsweise b1 = 62976 ist, ergibt sich .f = k/62976 für –31488 ≤ k ≤ 31488. Hierbei ist k/b1 auf –0,5–0,5 für einen stabilen Betrieb eingeschränkt. Wie oben beschrieben wurde, ist die Rückkopplungskonstante b1 als eine nichtvariable Zahl gegeben und dies kann durch einen einfachen Multiplexer implementiert werden. Im Gegensatz dazu erfordert ein MASH-Modulator eine komplexe Hardware, wenn der Nenner p1 nicht das Vielfache von 2 beträgt. Demzufolge besitzt die vorliegende Erfindung den Vorteil dahingehend, daß eine geringere Hardware erforderlich ist, wenn der Nenner b1 nicht ein Vielfaches von 2 beträgt, und zwar verglichen mit den herkömmlichen Techniken.
  • Um die Vorteile der vorliegenden Erfindung im Hinblick auf die Phasenstörsignale bei einer hohen Offset-Frequenz zu demonstrieren, wird die Störsignalübertragungsfunktion (NTF) des Modulators beschrieben. Die NTF eines MASH-Modulators einer n-ten Ordnung, der weit verbreitet in den herkömmlichen Bruch-N-Frequenzsynthesizern verwendet wird, besitzt eine Hochpaßkennlinie, die ausgedrückt wird als (1 – z–1)n.
  • Demgegenüber lautet diese Kennlinie der NTF eines Modulators gemäß der Erfindung gleich (1 – z–1)n/D(z), worin D(z) das Polynom n-ter Ordnung von z–1 ist. Es wird gewöhnlich ein Butterworth-Polynom mit einer Eckfrequenz für eine stabile Konstruktion verwendet. Wenn zum Vergleich n = 4 ist, lautet die NTF eines herkömmlichen MASH-Modulators gleich (1 – z–1)4, und die NTF eines Modulators gemäß der vorliegenden Erfindung lautet (1 – z–1)4/D(z).
  • Wenn eine Frequenz 1/2 der Taktfrequenz eines Modulators (z–1 = –1) angenähert wird, so nähert sich entsprechend der vorliegenden Erfindung die Schleifenverstärkung 0, da die Frequenz über eine Eckfrequenz hinaus verlaufen ist. Somit werden die Quantisierungsstörsignale direkt ohne eine Filterung ausgegeben und die Störsignalübertragungsverstärkung beträgt 1. Andererseits kann bei einem herkömmlichen MASH-Verfahren in einfacher Weise anhand der NTF-Gleichung gezeigt werden, daß die Störsignalübertragungsverstärkung gleich 16 lautet. Wenn angenommen wird, daß die gleichen Quantisierungsstörsignale bei einem Modulator 4-ter Ordnung hervorgerufen werden, und zwar gemäß der vorliegenden Erfindung, und ein Modulator vom MASH-Typ 4-ter Ordnung verwendet wird, so besitzt der Modulator der vorliegenden Erfindung eine Störsignalleistung, die um das 16-fache niedriger liegt als bei dem MASH-Modulator bei einer hohen Offset-Frequenz, so daß die Phasenstörsignale auf ein Sechzehntel reduziert werden, und zwar verglichen mit dem herkömmlichen MASH-Modulator, wenn der Modulator nach der vorliegenden Erfindung bei einer PLL angewendet wird.
  • 4 veranschaulicht das S/N (Störsignalabstand), gemessen an der Ausgangsgröße eines Modulators gemäß der vorliegenden Erfindung. Hierbei ist eine Eckfrequenz auf das 0,04-fache einer Vergleichsfrequenz eingestellt. Es kann bestätigt werden, daß sich die Störsignalleistung nicht merklich erhöht hat und nach dem Überstreichen einer Eckfrequenz konstant geblieben ist. Im Gegensatz dazu ergibt sich aus 10, bei der eine Frequenz kontinuierlich zunimmt, und zwar ohne eine Eckfrequenz in dem MASH-Modulator, in klarer Weise, daß der Modulator gemäß der vorliegenden Erfindung die Phasenstörsignale bei einer hohen Offset-Frequenz in vorteilhafter Weise reduziert.
  • Darüber hinaus realisiert der Modulator gemäß der vorliegenden Erfindung exakt 10 kHz Frequenzauflösung, wodurch die Frequenzfehler an den Terminals reduziert werden. Dies ist deshalb der Fall, da eine minimale Frequenzauflösung auf eine Vergleichsfrequenz geteilt durch b1 eingestellt ist. Wenn beispielsweise eine Vergleichsfre quenz bei 9,84 MHz liegt, so beträgt die minimale Frequenzauflösung gleich 10 kHz/64. Auch ist die Hardware des Modulators nach der vorliegenden Erfindung relativ einfach aufgebaut. Ein Zwischenstufen-Skalierungskoeffizient ai kann so eingestellt werden, daß er der reziproken Größe eines Vielfachen von 2 entspricht, um die Verwendung eines Multiplizierers zu vermeiden und um den Modulator über lediglich einfache Bitverschiebeoperationen zu implementieren. Da der Modulator eine Konstruktion aufweist, welche es ermöglicht, eine Beschneidung der niedrigeren Bits vorzunehmen, was durch eine dynamische Bereichssimulation ermöglicht wird, kann die Hardware vereinfacht werden. Darüber hinaus besteht eine Rückkopplungskoeffizient bi aus einer Konstanten, so daß der Modulator unter Verwendung eines einfachen Multiplexers implementiert werden kann, wodurch die Belastung der Hardware reduziert wird. Wie weiter oben beschrieben wurde, zeitigt der Modulator gemäß der vorliegenden Erfindung keinen signifikanten gegenteiligen Effekt hinsichtlich S/N (Störsignalabstand), ermöglicht eine Bitbeschneidung und erfordert keinen Multiplizierer und kann durch eine Addierstufe, ein Register und einen einfachen Multiplexer implementiert werden, wodurch die Hardware vereinfacht wird. Da ein Modulator hoher Ordnung verwendet wird, zeitigt die vorliegende Erfindung eine ausgezeichnete Leerlauf-Ton-Qualität. Daher benötigt ein Modulator gemäß der vorliegenden Erfindung keine LSB-Rasterung (dithering), die jedoch bei einem herkömmlichen MASH-Modulator erforderlich ist.
  • 5 zeigt das gemessene VCO-Ausgangsspektrum bei 1625,52 MHz (N.f = 165,5; b1 = 62976). Es wurde ein Experiment mit einer PLL-Schleife für eine 12 kHz Bandbreite durchgeführt, bei welchem Experiment ein externer 33 MHz/V VCO, ein passives LPF 3-ter Ordnung und eine PFD-Vergleichsfrequenz verwendet wurden. Das externe LPF besaß einen Null- und drei Pole mit zwei außerhalb des Bandes liegenden Polen. Die Bezugs- und Bruchstörgrößen lagen bei weniger als –68 dBc.
  • Die gemessenen Einzelseitenband-(SSB)-Phasenstörsignale bei 1643,28 MHz (N.f = 167,0) sind in 6 gezeigt, und zwar mit einem Ganzzahl-N-Ergebnis zum Vergleich. Zur Durchführung eines fairen Vergleichs wurde das gleiche Teilungsverhältnis verwendet, wobei der Unterschied darin lag, ob der Modulator aktiv war oder nicht. Die im Band liegenden VCO-Phasenstörsignale sind die gleichen für sowohl ganzzahlige als auch Bruchoperationen und verlaufen relativ flach mit –84 dBc/Hz. Dies bedeutet, daß der Sigma-Delta-Modulator die im Band verlaufende Phasenstörsignalkennlinie des Synthesizers nicht beeinflußt. Phasenstörsignale bei 1,2 MHz Offset liegen bei –139 dBc/Hz. Der Phasenstörsignalteppich von 200 MHz bis 800 MHz ergibt sich auf Grund der restlichen Sigma-Delta-Quantisierungsstörgrößen. Der Anstieg bei einer niedrigeren Frequenz um 1 kHz herum kann sich auf Grund der Störsignale des VCO ergeben.
  • Um es kurz auszudrücken, so besitzt ein Bruch-N-Frequenzsynthesizer nach der vorliegenden Erfindung die folgenden Vorteile. Erstens zeitigt die vorliegende Erfindung eine Dämpfungswirkung in bezug auf die Nichtlinearität der PLL in einem gegebenen Bereich des normalen Betriebes, der durch nicht große Störgrößen gekennzeichnet ist. Zweitens kann die vorliegende Erfindung die Phasenstörsignale um 10 dB oder noch mehr bei einer hohen Frequenz (außerhalb des Bandes) reduzieren. Demzufolge kann die vorliegende Erfindung in einfacher Weise die außerhalb des Bandes liegende Phasenstörsignalbedingung erfüllen, wie sie für CDMA 2000 vorgeschrieben wird. Drittens kann die Frequenzauflösung in einfacher Weise dadurch geändert werden, indem der Rückkopplungskoeffizient b1 des Modulators eingestellt wird, was seinerseits durch geringfügige Änderung der Hardware erreicht werden kann. Wenn fr/b1 auf ein rationales Vielfaches von 10 kHz eingestellt wird, läßt sich eine Auflösung von 10 kHz in einfacher Weise erzielen. Viertens kann eine Bitoptimierung in der Hardware erzielt werden, wodurch der gesamte Hardwareaufwand oder Hardwaregröße reduziert werden kann. Da fünftens die vorliegende Erfindung eine zufriedenstellende Leerlauf-Todqualität bewirkt, wenn ein Modulator hoher Ordnung verwendet wird, ist eine getrennte LSB-Rasterschaltung (dithering circuit) nicht erforderlich, wodurch die Hardware vereinfacht wird. Indem sechstens ein Sigma-Delta-Modulator als ein Bruch-Teilungs-Kontroller verwendet wird, können Bruch-Störgrößen reduziert werden, wenn eine PLL-Schleife gebildet wird, und es wird eine Bezugs-Störgröße in vorteilhafter Weise unterdrückt.
  • In den Zeichnungen und in der Beschreibung sind typische bevorzugte Ausführungsformen der Erfindung offenbart und, obwohl spezifische Ausdrücke verwendet sind, sind sie gattungsmäßig und im beschreibenden Sinn ausschließlich zu verstehen, und sollen die Erfindung nicht einschränken. Für einen Fachmann ist es offensichtlich, daß vielfältige Änderungen in der Form und in Einzelheiten bei den beschriebenen Ausführungsformen vorgenommen werden können, ohne dadurch den Rahmen der Erfindung, wie er durch die anhängenden Ansprüche festgehalten ist, zu verlassen. Um lediglich ein Beispiel anzuführen, sei darauf hingewiesen, daß der Sigma-Delta-Modulator von 2 auf unterschiedliche Weisen konfiguriert werden kann, um gleiche oder um ähnliche Ergebnisse zu erhalten, wobei eine unterschiedliche Konfiguration die Konfiguration des Einzelbit-Sigma-Delta-Modulators 4-ter Ordnung ist, der in 3 gezeigt ist.
    •

Claims (8)

  1. Bruch-N-Frequenzsynthesizer, mit: einem spannungsgesteuerten Oszillator, einem Dual-Modulus-Teiler (102), der die Ausgangsfrequenz des spannungsgesteuerten Oszillators gemäß einer Bruch-Steuereingangsgröße teilt, einem Hauptzähler (106) und einem Swallow-Zähler (104), von denen jeder Eingänge besitzt, die mit dem Ausgang des Dual-Modulus-Teilers (102) gekoppelt sind, einem Phasenkomparator (112), der die Phase des Ausgangssignals des Hauptzählers (106) mit der Phase einer Bezugsfrequenz vergleicht, wobei die Ausgangsgröße des Phasenkomparators (112) einen Eingang des spannungsgesteuerten Oszillators steuert, einem Sigma-Delta-Modulator (118), der einen Einzelbit-Ausgang besitzt, einem Bitkonverter (116), der die Einzelbit-Ausgangsgröße des Sigma-Delta-Modulators (118) in die Bruch-Steuereingangsgröße umsetzt, einer Modulus-Steuerschaltung (108), die den Betrieb des Dual-Modulus-Teilers (102) steuert, wobei der Hauptzähler (106) und der Swallow-Zähler (104) jeweils einen programmierbaren Eingangsanschluß besitzen, der die Bruch-Steuereingangsgröße vom Bit-Konverter (116) empfängt und von denen jeder Ausgänge besitzt, die an einen Eingang der Modulus-Steuerschaltung (108) gekoppelt sind.
  2. Bruch-N-Frequenzsynthesizer nach Anspruch 1, bei dem der Sigma-Delta-Modulator (118) folgendes aufweist: (a) eine in Kaskade geschaltete Akkumulatorschaltung (218, 202, 204, 206, 208), die n Akkumulatorstufen (202, 204, 206, 208) enthält, wobei n eine ganze Zahl von wenigstens 2 ist, und (b) eine Quantisiererschaltung (220), die eine Ausgangsgröße der Kaskaden-Akkumulatorschaltung quantisiert, um die Einzelbit-Ausgangsgröße des Sigma-Delta-Modulators (118) zu erzeugen; wobei eine Ausgangsgröße der Quantisiererschaltung (220) zu jeder der n Akkumulatorstufen (202, 204, 206, 208) rückgekoppelt ist und wobei eine Störsignalübertragungsfunktion H(z) des Sigma-Delta-Modulators (118) wie folgt lautet: H(z) = (1 – Z–1)n/(1 + p1Z–1 + p2Z–2 ...+ pnZ–n)worin p1 ... pn reale Zahlenkoeffizienten sind.
  3. Bruch-N-Frequenzsynthesizer nach Anspruch 2, bei dem n gleich 4 ist.
  4. Bruch-N-Frequenzsynthesizer nach Anspruch 1, bei dem der Sigma-Delta-Modulator (118) folgendes aufweist: eine in Kaskade geschaltete Akkumulatorschaltung (218, 202, 204, 206, 208), die n Akkumulatorstufen (202, 204, 206, 208) enthält, wobei n eine ganze Zahl von wenigstens 2 ist und wobei jede der n Akkumulatorstufen (202, 204, 206, 208) folgendes aufweist: (a) eine Koeffizientengeneratorschaltung (212), die selektiv einen Koeffizienten bn ausgibt, (b) eine Addierstufe mit einem ersten Eingang, der mit einem Eingang oder mit einem Ausgang einer früheren oder vorhergehenden Akkumulatorstufe verbunden ist, und mit einem zweiten Eingang, der den Koeffizientenwert bn von der Koeffizientengeneratorschaltung (212) empfängt, und (c) einen Akkumulator, der eine Ausgangsgröße der Addierstufe empfängt; eine Quantisiererschaltung (220), die eine Ausgangsgröße von wenigstens einer der n Akkumulatorstufen quantisiert, wobei die Ausgangsgröße der Quantisiererschaltung (220) aus einem Einzelbit-Ausgang besteht und wobei die Ausgangsgröße der Quantisiererschaltung (220) rückgekoppelt ist, um die Koeffizientengeneratorschaltung (212) von jeder der n Akkumulatorstufen (202, 204, 206, 208) zu steuern.
  5. Bruch-N-Frequenzsynthesizer nach Anspruch 4, bei dem eine Störsignalübertragungsfunktion (Hz) des Sigma-Delta-Modulators (118) wie folgt lautet: H(z) = (1 – Z–1)n/(1 + p1Z–1 + p2Z–2 ... + pnZ–n)worin p1 ... pn reale Zahlenkoeffizienten sind.
  6. Bruch-N-Frequenzsynthesizer nach Anspruch 5, bei dem n gleich 4 ist.
  7. Bruch-N-Frequenzsynthesizer nach Anspruch 5, ferner mit Zwischenstufen-Koeffizienten-Wichtungsschaltungen, die selektiv Wichtungskoeffizienten a(n+)1 ... an an zwischen aufeinander folgenden Akkumulatorstufen der in Kaskade geschalteten Akkumulatorschaltung jeweils zuführen.
  8. Bruch-N-Frequenzsynthesizer nach Anspruch 3, bei dem jede der Akkumulatorstufen (202, 204, 206, 208) eine Addierstufe (214) und einen Akkumulator (216) enthält und bei dem der Ausgang der Quantisiererschaltung mit einem Eingang der Addierstufe (214) von jeder Akkumulatorstufe (202, 204, 206, 208) verbunden ist.
DE10149593A 2000-10-10 2001-10-08 Einzelbit-sigma-delta-modulierter Bruch-N-Frequenz-Synthesizer Expired - Lifetime DE10149593B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020000059408A KR100346839B1 (ko) 2000-10-10 2000-10-10 시그마-델타 변조기를 이용한 분수-ｎ 주파수 합성 장치및 그 방법
KR0059408 2000-10-10

Publications (2)

Publication Number Publication Date
DE10149593A1 DE10149593A1 (de) 2002-06-20
DE10149593B4 true DE10149593B4 (de) 2007-07-19

Family

ID=19692669

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10149593A Expired - Lifetime DE10149593B4 (de) 2000-10-10 2001-10-08 Einzelbit-sigma-delta-modulierter Bruch-N-Frequenz-Synthesizer

Country Status (5)

Country Link
US (2) US20020145472A1 (de)
KR (1) KR100346839B1 (de)
DE (1) DE10149593B4 (de)
FR (1) FR2815194B1 (de)
NL (1) NL1019145C2 (de)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100398048B1 (ko) * 2001-12-11 2003-09-19 한국전자통신연구원 델타 시그마 나누기의 구조
US20030198311A1 (en) * 2002-04-19 2003-10-23 Wireless Interface Technologies, Inc. Fractional-N frequency synthesizer and method
KR100468734B1 (ko) * 2002-06-11 2005-01-29 삼성전자주식회사 노이즈를 감소시키기 위한 주파수 합성 회로
DE10234993B4 (de) 2002-07-31 2006-02-23 Advanced Micro Devices, Inc., Sunnyvale Akkumulator gesteuerter digitaler Frequenzteiler in einer phasenverriegelten Schleife
US6952125B2 (en) * 2002-10-25 2005-10-04 Gct Semiconductor, Inc. System and method for suppressing noise in a phase-locked loop circuit
KR100492690B1 (ko) 2002-11-04 2005-06-07 매그나칩 반도체 유한회사 프리스케일러를 포함하는 위상 제어 루프 회로
KR100498463B1 (ko) * 2002-11-22 2005-07-01 삼성전자주식회사 프랙셔널-ｎ 주파수 합성기 및 이를 구성하는 시그마-델타변조기
US7071787B2 (en) * 2002-11-22 2006-07-04 Tektronix, Inc. Method and apparatus for the reduction of phase noise
KR100506058B1 (ko) * 2002-11-28 2005-08-05 매그나칩 반도체 유한회사 주파수 구분 전압 제어 발진기를 사용하는 위상 제어 루프회로
DE10257185B3 (de) * 2002-12-06 2004-02-05 Infineon Technologies Ag Phasenregelschleife mit Sigma-Delta-Modulator
DE102004006995B4 (de) * 2004-02-12 2007-05-31 Infineon Technologies Ag Digitaler Phasenregelkreis für Sub-µ-Technologien
WO2005096502A1 (en) 2004-04-02 2005-10-13 Kaben Research Inc. Multiple stage delta sigma modulators
US7035369B2 (en) * 2004-05-12 2006-04-25 Harris Corporation Apparatus and method for a programmable clock generator
US7253671B2 (en) * 2004-06-28 2007-08-07 Intelliserv, Inc. Apparatus and method for compensating for clock drift in downhole drilling components
KR100644816B1 (ko) * 2004-12-14 2006-11-15 한국전자통신연구원 위상고정루프를 이용한 시그마-델타 ｆｎ 주파수 합성기
US7369001B2 (en) 2005-02-14 2008-05-06 Samsung Electronics Co., Ltd. Frequency synthesizer having variable frequency resolution, and fractional-N frequency synthesizing method using sigma-delta modulation of frequency control pulses
KR100684053B1 (ko) * 2005-02-14 2007-02-16 삼성전자주식회사 시그마 델타 변조 장치, 이를 이용한 주파수 합성기 및 분수 분주 주파수 합성 방법
TWI323566B (en) * 2005-08-18 2010-04-11 Realtek Semiconductor Corp Fractional frequency synthesizer and phase-locked loop utilizing fractional frequency synthesizer and method thereof
US7187313B1 (en) * 2005-10-31 2007-03-06 Mediatek Inc. Fractional-N frequency synthesizer with sigma-delta modulator for variable reference frequencies
US7482885B2 (en) * 2005-12-29 2009-01-27 Orca Systems, Inc. Method of frequency synthesis for fast switching
US7519349B2 (en) * 2006-02-17 2009-04-14 Orca Systems, Inc. Transceiver development in VHF/UHF/GSM/GPS/bluetooth/cordless telephones
US7680227B2 (en) * 2006-03-02 2010-03-16 Broadcom Corporation Method and system for filter calibration using fractional-N frequency synthesized signals
JP3914257B1 (ja) * 2006-10-10 2007-05-16 株式会社アドバンテスト シグマデルタ変調器およびフラクショナル周波数シンセサイザ
JP4827764B2 (ja) * 2007-02-20 2011-11-30 富士通セミコンダクター株式会社 分数分周ｐｌｌ装置、およびその制御方法
US20080258942A1 (en) * 2007-04-23 2008-10-23 Infineon Technologies Ag Sigma-delta multiplier, phase-locked loop with extended tuning range and methods for generating rf signals
US7538706B2 (en) * 2007-09-25 2009-05-26 Mediatek Inc. Mash modulator and frequency synthesizer using the same
KR100955873B1 (ko) * 2007-12-20 2010-05-04 한국과학기술원 스퍼를 감소시킨 올-디지털 피엘엘 및 이를 이용한 발진신호 발생 방법
US8441575B2 (en) * 2007-12-27 2013-05-14 Himax Technologies Limited Audio clock regenerator with precise parameter transformer
US7983378B2 (en) * 2008-06-30 2011-07-19 Intel Corporation Extended multi-modulus prescaler
DE102011053121B4 (de) 2011-08-30 2016-02-04 Imst Gmbh Erweiterte Delta-Sigma-Tau-Modulatorschaltung für eine Fraktional-N-PLL-Frequenzsynthesizer-Schaltung
DE102011120769B4 (de) 2011-12-10 2018-09-20 Imst Gmbh Synchron modulierte voll-digitale Delta-Sigma-Modulatorschaltung
DE202011108969U1 (de) 2011-12-10 2012-02-02 Imst Gmbh Synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung
FR3032072B1 (fr) * 2015-01-23 2018-05-11 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif de synthese de frequence a boucle de retroaction
US9444465B1 (en) * 2015-03-23 2016-09-13 Peregrine Semiconductor Corporation Low phase noise frequency divider
CN109039340B (zh) * 2018-06-14 2022-04-26 东南大学 一种多级噪声整形调制器
US10965297B1 (en) 2020-03-03 2021-03-30 Samsung Electronics Co., Ltd Sigma-delta modulation quantization error reduction technique for fractional-N phase-locked loop (PLL)
CN113672030B (zh) * 2021-07-06 2023-10-31 平头哥(杭州)半导体有限公司 数据传输速率发生器和相关装置及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4965531A (en) * 1989-11-22 1990-10-23 Carleton University Frequency synthesizers having dividing ratio controlled by sigma-delta modulator
US5079521A (en) * 1989-11-22 1992-01-07 Stc Plc Fractional-n frequency synthesizer using delta-sigma modulator in divider control circuit
DE19640072A1 (de) * 1996-09-28 1998-04-02 Rohde & Schwarz Nach dem Prinzip der fraktionalen Frequenzsynthese arbeitender Frequenzsynthesizer
US5781044A (en) * 1994-05-12 1998-07-14 Northern Telecom Limited Delta-sigma fractional-N frequency synthesizer and frequency discriminator suitable for use therein

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4184068A (en) * 1977-11-14 1980-01-15 Harris Corporation Full binary programmed frequency divider
JPH01126023A (ja) * 1987-11-11 1989-05-18 Hitachi Ltd 送受同時通信無線機
US5012244A (en) 1989-10-27 1991-04-30 Crystal Semiconductor Corporation Delta-sigma modulator with oscillation detect and reset circuit
US5198817A (en) 1990-04-26 1993-03-30 Hughes Aircraft Company High-order sigma-delta analog-to-digital converter
US5091706A (en) * 1990-05-24 1992-02-25 Emhiser Research Limited Phase locked loop with D.C. modulation and use in receiver
US5093632A (en) 1990-08-31 1992-03-03 Motorola, Inc. Latched accumulator fractional n synthesis with residual error reduction
US5070310A (en) 1990-08-31 1991-12-03 Motorola, Inc. Multiple latched accumulator fractional N synthesis
US5196850A (en) 1991-11-13 1993-03-23 Crystal Semiconductor Fourth order digital delta-sigma modulator
US5414424A (en) * 1993-08-26 1995-05-09 Advanced Micro Devices, Inc. Fourth-order cascaded sigma-delta modulator
US5654711A (en) * 1995-06-07 1997-08-05 Asahi Kasei Microsystems Ltd. Analog-to-digital converter with local feedback
JP3468964B2 (ja) * 1996-01-29 2003-11-25 富士通株式会社 Ｐｌｌ周波数シンセサイザ回路、比較分周器、及び、スワロウカウンタ
US6008703A (en) * 1997-01-31 1999-12-28 Massachusetts Institute Of Technology Digital compensation for wideband modulation of a phase locked loop frequency synthesizer
US5757301A (en) 1997-05-01 1998-05-26 National Science Council Instability recovery method for sigma-delta modulators
US5949361A (en) 1997-05-12 1999-09-07 The United States Of America Represented By The Secretary Of The Navy Multi-stage delta sigma modulator with one or more high order sections
US5903194A (en) 1997-08-05 1999-05-11 Rockwell Science Center, Inc. Digital phase modulation of frequency synthesizer using modulated fractional division
US6094569A (en) * 1997-08-12 2000-07-25 U.S. Philips Corporation Multichannel radio device, a radio communication system, and a fractional division frequency synthesizer
US6044124A (en) * 1997-08-22 2000-03-28 Silicon Systems Design Ltd. Delta sigma PLL with low jitter
US6047029A (en) * 1997-09-16 2000-04-04 Telefonaktiebolaget Lm Ericsson Post-filtered delta sigma for controlling a phase locked loop modulator
US6061008A (en) 1997-12-19 2000-05-09 Rockwell Science Center, Inc. Sigma-delta-sigma modulator for high performance analog-to-digital and digital-to-analog conversion
KR100266746B1 (ko) * 1998-03-16 2000-09-15 윤종용 낮은 위상 노이즈를 갖는 무선 통신용 씨모오스 프랙셔날 -앤주파수 합성기
US6008704A (en) 1998-06-09 1999-12-28 Rockwell Collins, Inc. Fractional frequency synthesizer with modulation linearizer
DE19930168C2 (de) * 1999-06-30 2001-07-19 Infineon Technologies Ag Schaltungsanordnung für einen Frequenzteiler
US6594330B1 (en) * 1999-10-26 2003-07-15 Agere Systems Inc. Phase-locked loop with digitally controlled, frequency-multiplying oscillator
US6313773B1 (en) 2000-01-26 2001-11-06 Sonic Innovations, Inc. Multiplierless interpolator for a delta-sigma digital to analog converter
US6433643B1 (en) 2000-02-22 2002-08-13 Rockwell Collins, Inc. Reduced latency differentiator
US6385276B1 (en) * 2001-06-12 2002-05-07 Rf Micro Devices, Inc. Dual-modulus prescaler

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4965531A (en) * 1989-11-22 1990-10-23 Carleton University Frequency synthesizers having dividing ratio controlled by sigma-delta modulator
US5079521A (en) * 1989-11-22 1992-01-07 Stc Plc Fractional-n frequency synthesizer using delta-sigma modulator in divider control circuit
US5781044A (en) * 1994-05-12 1998-07-14 Northern Telecom Limited Delta-sigma fractional-N frequency synthesizer and frequency discriminator suitable for use therein
DE19640072A1 (de) * 1996-09-28 1998-04-02 Rohde & Schwarz Nach dem Prinzip der fraktionalen Frequenzsynthese arbeitender Frequenzsynthesizer

Non-Patent Citations (12)

* Cited by examiner, † Cited by third party
Title
Brian Miller et al.: "A Multiple Modulator Frac- tional Divider". IN: IEEE Trans. on Instrument and Measurement, Bd. 40, Nr. 3, Juni 1991, S.578-583
Brian Miller et al.: "A Multiple Modulator Frac- tional Divider". IN: IEEE Trans. on Instrument andMeasurement, Bd. 40, Nr. 3, Juni 1991, S.578-583 *
Goldberg,B.G. "The Evolution and Maturity of Fractional-N PLL Synthesis". IN: Microwave Journal Sept. 1996, S. 124-134
Goldberg,B.G. "The Evolution and Maturity of Fractional-N PLL Synthesis". IN: Microwave JournalSept. 1996, S. 124-134 *
N Frequency Synthesis", IN: IEEE Trans. Vehicular Tech., Band 48, Nr. 2, März 1999, S.510-521
Norman M. Filiol et al.: "An Agile ISM Band Fre- quency Synthesizer with Built-In GMSK Data Modula- tion". In: IEEE JSSC, Bd: 33, Juli 1998, S.998-1008
Norman M. Filiol et al.: "An Agile ISM Band Fre- quency Synthesizer with Built-In GMSK Data Modula-tion". In: IEEE JSSC, Bd: 33, Juli 1998, S.998-1008 *
Riley,Tom A.D. et al. "Delta-Sigma Modulation In Fractional-N Frequency Synthesis". IN: IEEE Journal of Solid-State Circuits, Vol. 28, No. 5, May 1993, S. 553-559 *
Terrance P. Kenny et al.: "Design and Realization of a Digital Delta Sigma Modulator for Fractional- *
Walkington,R. and Brennan,P. "An Agile Stored SIGMADELTA Sequence Fractional-N Synthesizer". IN: Microwave Symposium Digest, 2001 IEEE MTT-S, 20-25 May 2001, Vol. 2, S. 697-700 *
Walkington,R. and Brennan,P. "An Agile Stored ΣΔ Sequence Fractional-N Synthesizer". IN: Microwave Symposium Digest, 2001 IEEE MTT-S, 20-25 May 2001, Vol. 2, S. 697-700
Woogeun Rhee et al.: A 1 GHz CMOS Fractional-N Synthesizer with 3rd Order Delta Sigma Modulator" IN: IEEE ISSCC 2000, session 12, 2000, S.198-1999

Also Published As

Publication number Publication date
NL1019145A1 (nl) 2002-04-11
DE10149593A1 (de) 2002-06-20
US6844836B1 (en) 2005-01-18
US20020145472A1 (en) 2002-10-10
FR2815194B1 (fr) 2005-05-27
KR20020028418A (ko) 2002-04-17
NL1019145C2 (nl) 2004-09-22
KR100346839B1 (ko) 2002-08-03
FR2815194A1 (fr) 2002-04-12

Similar Documents

Publication Publication Date Title
DE10149593B4 (de) Einzelbit-sigma-delta-modulierter Bruch-N-Frequenz-Synthesizer
DE60006346T2 (de) Frequenzsynthetisierer mit gebrochenem Teilerverhältnis und Delta-Sigma Modulator zur Kontrolle des fraktionalen Teils
DE102004006995B4 (de) Digitaler Phasenregelkreis für Sub-µ-Technologien
AT402246B (de) Bruchteils-n-synthese mit verriegelten speicherwerken und mit verringerung des restfehlers
DE60215806T2 (de) Interpolator mit variablem modul und variabler frequenzsynthesizer mit dem interpolator mit variablem modul
AT402247B (de) Bruchteils-n-synthese mit mehreren verriegelten speicherwerken
EP0052847B1 (de) Verfahren und Schaltungsanordnung zur Umsetzung der Abtastfrequenz einer Abtastfolge unter Umgehung der Konversion in ein kontinuierliches Signal
AU631993B2 (en) Multiaccumulator sigma-delta fractional-n synthesizer
DE60100989T2 (de) Delta-sigma modulator zur frequenzsynthese mit gebrochenem teilverhältnis
DE69635573T2 (de) Frequenzsynthetisierer
EP0406469B1 (de) Digitale Steuerschaltung für Abstimmsysteme
EP1145437A2 (de) Digitaler pll-frequenzsynthesizer
DE102012108279A1 (de) Phasenregelkreis mit nicht-ganzzahligem Teiler
DE19807026A1 (de) Frequenzsynthese-Vorrichtung und -Verfahren
DE60211208T2 (de) Sigma-delta modulation
DE3850075T2 (de) Frequenz- oder Phasenmodulation.
DE60309772T2 (de) Analoge Implementierung von Spreizspektrumfrequenzmodulation in einem programmierbaren Phasenregelkreis
EP1198889B1 (de) Taktsignalgenerator
DE4325728C2 (de) Teilerschaltung mit rationalem Verhältnis für einen Frequenzsynthesizer
DE69023219T2 (de) Mit verschiedenen Modulatoren versehener Teiler mit gebrochenem Teilverhältnis.
DE69107155T2 (de) Rauschformerschaltung.
DE3826006C1 (de)
EP1360768B1 (de) Sigma-delta programmiereinrichtung für pll-frequenzsynthesizer
DE102005030356A1 (de) Digitaler Phasenregelkreis und Verfahren zur Regelung eines digitalen Phasenregelkreises
EP1845612A1 (de) Frequenzmodulator

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R071 Expiry of right