JPH11260093A - アナログ信号の遅延回路 - Google Patents

Abstract

(57)【要約】 【課題】 低周波のノイズ外乱を除去することができる
遅延回路を提供する。 【解決手段】 書込時には、奇数番目のメモリセルＭ
１，Ｍ３，…Ｍｎ−１には入力アナログ信号Ｖｉｎが記
憶され、偶数番目のメモリセルＭ２，Ｍ４，…Ｍｎには
反転された入力アナログ信号Ｖｉｎが記憶される。一
方、読出時には、偶数番目のメモリセルＭ２，Ｍ４，…
Ｍｎから読み出された信号を反転され、この信号と奇数
番目のメモリセルＭ１，Ｍ３，…Ｍｎ−１から読み出さ
れた信号とがスイッチＳＷ０によって合成され、出力ア
ナログ信号Ｖｏｕｔが生成される。この遅延回路に低周
波ノイズが混入すると、コンデンサＣ１〜Ｃｎに記憶さ
れている電圧値が変動するが、読出時に正転反転を交互
に繰り返しながら読み出すので、ノイズ成分を分離可能
な高域周波数にシフトさせることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号の遅
延に用いられ集積回路に内蔵するのに好適な遅延回路に
関する。

【０００２】

【従来の技術】高密度集積回路（以下、ＬＳＩと略す）
の内部に設けられる遅延回路においては、スイッチとコ
ンデンサで構成される複数のメモリセルを並列接続し、
アナログ信号の電圧を各メモリセルに順次蓄積してい
き、所定時間が経過した後に蓄積されたアナログ信号を
読み出すことにより、アナログ信号を遅延をするものが
ある。

【０００３】図１３は、従来の遅延回路の回路図であ
る。図において、Ｍ１〜Ｍｎは並列に接続されたｎ個の
メモリセルであり、そこにはアナログ信号の電圧が記憶
されるようになっている。メモリセルＭ１は、入力スイ
ッチＳＷ１、コンデンサＣ１および出力スイッチＳＷ
１'から構成されており、また、他のメモリセルＭ２〜
ＭｎもメモリセルＭ１と同様に構成されている。メモリ
セルＭ１〜Ｍｎの出力側には、オペアンプＯＰで構成さ
れるボルテージフォロアが設けられている。なお、Ｃｐ
はメモリセルＭ１〜Ｍｎの出力側に生じる寄生容量であ
る。

【０００４】以上の構成において、入力アナログ信号Ｖ
ｉｎを書き込む際には、入力スイッチＳＷ１〜ＳＷｎを
ＳＷ１→ＳＷ２→…ＳＷｎ→ＳＷ１…といったように順
次オン状態にすることによって、入力アナログ信号Ｖｉ
ｎをサンプリング周期毎にサンプルホールドして、その
電圧をコンデンサＣ１〜Ｃｎに記憶していく。次に、記
憶された入力アナログ信号Ｖｉｎを読み出す際には、出
力スイッチＳＷ１'〜ＳＷｎ'をＳＷ１'→ＳＷ２'→…Ｓ
Ｗｎ'→ＳＷ１'…といったように順次オン状態にするこ
とによって、記憶された入力アナログ信号Ｖｉｎを順次
読み出していく。

【０００５】この場合には、メモリセルＭ１〜Ｍｎ−１
に入力アナログ信号Ｖｉｎを書き込んでいき、次のサン
プリングタイミングで入力アナログ信号Ｖｉｎをメモリ
セルＭｎに書き込むのと同時に、メモリセルＭ１から遅
延された入力アナログ信号Ｖｉｎが読み出され、オペア
ンプＯＰから出力アナログ信号Ｖｏｕｔとして出力され
る。すなわち、メモリセルＭ１〜Ｍｎは、リング状に書
込動作と読出動作を繰り返すようになっている。ここ
で、サンプリング期間（各スイッチがオン状態となる期
間）をＴｓとすれば、遅延時間Ｔｄは、Ｔｄ＝（ｎ−
１）＊Ｔｓで与えられる。

【０００６】

【発明が解決しようとする課題】ところで、ＬＳＩの内
部で上述した遅延回路を構成しようとすると、コンデン
サＣ１〜Ｃｎの値は数ＰＦとなるので、低周波領域にお
いても、それらのインピーダンスは高い。このため、低
周波の外乱ノイズ（例えば、商用交流電源の周波数に同
期したハム）を遅延回路が受けた場合には、コンデンサ
Ｃ１〜Ｃｎの電圧値が変動してしまう。したがって、メ
モリセルＭ１〜Ｍｎから読み出された入力アナログ信号
Ｖｉｎに低周波の外乱ノイズが重畳してしまう。仮にノ
イズ成分が信号成分の帯域よりも高周波領域に存在する
のであれば、ローパスフィルタによって出力アナログ信
号Ｖｏｕｔからノイズ成分を除去することができるが、
ハムのように低周波の外乱ノイズは、その周波数が信号
帯域内にあるので、出力アナログ信号Ｖｏｕｔからノイ
ズ成分を除去することが困難である。したがって、ＬＳ
Ｉの内部に上述した形式の遅延回路を構成してもＳＮ比
が劣化してしまうといった問題がある。

【０００７】また、上述した遅延回路では、寄生容量Ｃ
ｐの影響を受けて、メモリセルＭ１〜Ｍｎのコンデンサ
Ｃ１〜Ｃｎに記憶された電圧を正確に読み出すことがで
きないといった問題がある。例えば、スイッチＳＷ１を
オン状態にしてメモリセルＭ１のコンデンサＣ１から電
圧を読み出した後、スイッチＳＷ１をオフ状態にしたと
すると、寄生容量Ｃｐの電圧はコンデンサＣ１に記憶さ
れていた電圧に応じたものとなる。この状態において、
寄生容量Ｃｐの電圧をＶｓ'、寄生容量Ｃｐの値をＣｂ
とし、メモリセルＭ２において、コンデンサＣ２の値を
Ｃａ、読み出し前のコンデンサＣ２の電圧をＶｓ、読み
出し後のコンデンサＣ２の電圧（実際に読み出される電
圧）をＶｓ''とすれば、Ｖｓ''は以下の式で与えられ
る。 Ｖｓ''＝（ＣａＶｓ＋ＣｂＶｓ'）／（Ｃａ＋Ｃｂ） すなわち、本来、Ｖｓとして読み出されるべき電圧が、
寄生容量Ｃｐの作用によってＶｓ''に変化してしまうの
である。しかも、寄生容量Ｃｐの値Ｃｂには電圧依存性
があるので、寄生容量Ｃｐは出力アナログ信号Ｖｏｕｔ
の歪みの原因にもなっている。

【０００８】本発明は、上述した事情に鑑みてなされた
ものであり、低周波のノイズ外乱を除去することができ
る遅延回路を提供することを目的とする。また、他の目
的は寄生容量の影響を受けることがない遅延回路を提供
することにある。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、請求項１に記載の発明にあっては、コンデンサに電
荷を蓄積することによりアナログ信号を記憶するメモリ
セルを複数個備えた遅延回路であって、入力信号を反転
して反転入力信号を出力する第１の反転手段と、前記入
力信号と前記反転入力信号とを交互に選択し、前記複数
のメモリセルに順次書き込む書込手段と、前記複数のメ
モリセルから記憶されている前記入力信号と前記反転入
力信号とを書込順序に従って順次読み出す読出手段と、
前記読出手段によって読み出された前記反転入力信号を
反転する第２の反転手段と、前記読出手段によって読み
出された前記入力信号と前記第２の反転手段の出力信号
とを合成して出力信号を生成する合成手段とを備えたこ
とを特徴とする。

【００１０】また、請求項２に記載の発明にあっては、
コンデンサに電荷を蓄積することによりアナログ信号を
記憶するメモリセルを複数個備えた遅延回路であって、
入力信号を複数の前記メモリセルに順次書き込む書込手
段と、正入力端子に一定の電圧が供給され、負入力端子
に前記複数のメモリセルの出力側が接続されるととも
に、前記負入力端子と出力端子との間にフィードバック
コンデンサが接続された負帰還増幅手段と、前記コンデ
ンサに蓄積されている電荷を前記フィードバックコンデ
ンサに移動させることにより、前記複数のメモリセルか
ら記憶されている前記入力信号を書込順序に従って順次
読み出す読出手段と、前記読出手段の読出動作前に、前
記フィードバックコンデンサに蓄積された電荷をクリア
するリセット手段とを備えたことを特徴とする。また、
請求項３に記載の発明にあっては、前記読出手段の読出
動作に同期して、前記負帰還増幅器の出力をサンプルホ
ールドするサンプルホールド手段を備えたことを特徴す
る。

【００１１】また、請求項４に記載の発明にあっては、
コンデンサに電荷を蓄積することによりアナログ信号を
記憶するメモリセルを複数個備えた遅延回路であって、
入力電圧信号を電流に変換して入力電流信号を生成する
電圧電流変換手段と、前記入力電流信号を複数の前記メ
モリセルに順次書き込む書込手段と、前記複数のメモリ
セルから記憶されている前記入力電流信号を書込順序に
従って順次読み出す読出手段と、前記読出手段によって
読み出された前記入力電流信号を電圧に変換して出力電
圧信号を生成する電流電圧変換手段とを備えたことを特
徴とする。

【００１２】また、請求項５に記載の発明にあっては、
コンデンサに電荷を蓄積することによりアナログ信号を
記憶するメモリセルを複数個備えた遅延回路であって、
入力信号を反転して反転入力信号を出力する反転手段
と、前記入力信号と前記反転入力信号とを交互に選択
し、前記複数のメモリセルに順次書き込む書込手段と、
前記複数のメモリセルから記憶されている前記入力信号
と前記反転入力信号とを書込順序に従って順次読み出す
読出手段と、正入力端子に一定の電圧が供給され、負入
力端子に前記入力信号を書き込んだ前記メモリセルの出
力側が接続されるとともに、前記負入力端子と出力端子
との間にフィードバックコンデンサが接続された第１の
負帰還増幅手段と、正入力端子に一定の電圧が供給さ
れ、負入力端子に前記反転入力信号を書き込んだ前記メ
モリセルの出力側が接続されるとともに、前記負入力端
子と出力端子との間にフィードバックコンデンサが接続
された第２の負帰還増幅手段と、前記コンデンサに蓄積
されている電荷を前記フィードバックコンデンサに移動
させることにより、前記複数のメモリセルから記憶され
ている前記入力信号と前記反転入力信号とを書込順序に
従って順次読み出す読出手段と、前記読出手段によって
記憶された前記入力信号が読み出される前に、前記第１
の負帰還増幅手段のフィードバックコンデンサに蓄積さ
れた電荷をクリアする第１のリセット手段と、前記読出
手段によって記憶された前記反転入力信号が読み出され
る前に、前記第２の負帰還増幅手段のフィードバックコ
ンデンサに蓄積された電荷をクリアする第２のリセット
手段と、前記第２の負帰還増幅手段の出力信号を反転
し、この信号と前記第１の負帰還増幅手段の出力信号と
を合成して出力信号を生成する合成手段とを備えたこと
を特徴とする。

【００１３】また、請求項６に記載の発明にあっては、
コンデンサに電荷を蓄積することによりアナログ信号を
記憶するメモリセルを複数個備えた遅延回路であって、
入力電圧信号を電流に変換して入力電流信号を生成する
第１の電圧電流変換手段と、反転された前記入力電圧信
号を電流に変換して反転入力電流信号を生成する第２の
電圧電流変換手段と、前記入力電流信号と前記反転入力
電流信号とを交互に選択し、前記複数のメモリセルに順
次書き込む書込手段と、前記複数のメモリセルから記憶
されている前記入力電流信号と前記反転入力電流信号と
を書込順序に従って順次読み出す読出手段と、前記読出
手段によって読み出された前記入力電流信号と前記反転
入力電流信号とに基づいて、出力電圧信号を生成する出
力電圧信号生成手段とを備えることを特徴とする。

【００１４】また、請求項７に記載の発明にあっては、
前記出力電圧信号生成手段は、前記読出手段によって読
み出された前記入力電流信号に電流電圧を施す第１の電
流電圧変換手段と、前記読出手段によって読み出された
前記反転入力電流信号に電流電圧を施す第２の電流電圧
変換手段と、前記第１の電流電圧変換手段の出力信号と
前記第２の電流電圧変換手段の出力信号とを合成して前
記出力電圧信号を生成する合成手段とを備えたことを特
徴とする。

【００１５】また、請求項８に記載の発明にあっては、
前記メモリセルは、入力端子と一端が接続される第１の
スイッチ手段と、前記第１のスイッチ手段の他端とグラ
ンドの間に設けられた前記コンデンサと、前記第１のス
イッチ手段の他端と出力端子との間に設けられた第２の
スイッチ手段とを備えたことを特徴とする。

【００１６】また、請求項９に記載の発明にあっては、
前記メモリセルは、入力端子と一端が接続される第１の
スイッチ手段と、出力端子と前記第１のスイッチの他端
との間に設けられた第２のスイッチ手段と、前記第１の
スイッチ手段の他端と前記コンデンサの一端との間に設
けられた第３のスイッチ手段と、ゲートが前記コンデン
サの一端と接続されるとともに前記コンデンサの他端と
前記第１のスイッチ手段の他端との間にソースとドレイ
ンとが接続された電界効果トランジスタとを備えたこと
を特徴とする。

【００１７】

【発明の実施の形態】Ａ．第１実施形態 以下、図面を参照しつつ、本発明の一実施形態に係わる
遅延回路について説明する。 １．第１実施形態の構成 図１は、本発明の第１実施形態に係わる遅延回路の回路
図である。図において、Ｍ１〜Ｍｎはメモリセルであ
り、各メモリセルＭ１〜Ｍｎは、一端が接地されたコン
デンサＣ１〜Ｃｎ、コンデンサＣ１〜Ｃｎの他端と入力
側との間に設けられた入力スイッチＳＷ１〜ＳＷｎ、コ
ンデンサＣ１〜Ｃｎの他端と出力側との間に設けられた
出力スイッチＳＷ１'〜ＳＷｎ'から各々構成されてい
る。ここで、入力スイッチＳＷ１〜ＳＷｎは、制御信号
φ１〜φｎがハイレベルのときオン状態となり。ローレ
ベルのときオフ状態となるように構成されており、ま
た、出力スイッチＳＷ１'〜ＳＷｎ'も同様に制御信号φ
１'〜φｎ'がハイレベルのときオン状態となり。ローレ
ベルのときオフ状態となるように構成されている。

【００１８】次に、１０は、ゲイン１の反転回路であっ
て、その出力インピーダンスはローインピーダンスに設
定されている。反転回路１０の入力側には入力アナログ
信号Ｖｉｎが供給され、また、その出力側にはメモリセ
ルＭ２，Ｍ４，…Ｍｎが接続されている。したがって、
偶数番目のメモリセルＭ２，Ｍ４，…Ｍｎには、反転さ
れた入力アナログ信号Ｖｉｎが供給され、入力スイッチ
ＳＷ２，ＳＷ４，…ＳＷｎの動作に従ってその電圧がコ
ンデンサＣ２，Ｃ４，…Ｃｎに各々蓄積されることにな
る。一方、奇数番目のメモリセルＭ１，Ｍ３，…Ｍｎ−
１には、図示せぬバッファ回路から入力アナログ信号Ｖ
ｉｎがローインピーダンスで供給される。したがって、
奇数番目のメモリセルＭ１，Ｍ３，…Ｍｎ−１には、入
力スイッチＳＷ１，ＳＷ３，…ＳＷｎ−１の動作に従っ
て、入力アナログ信号Ｖｉｎの電圧がコンデンサＣ１，
Ｃ３，…Ｃｎ−１に各々蓄積されることになる。

【００１９】次に、２０は、偶数番目のメモリセルＭ
２，Ｍ４，…Ｍｎの出力側に設けられたゲイン１の反転
回路である。上述したように、メモリセルＭ２，Ｍ４，
…Ｍｎには反転された入力アナログ信号Ｖｉｎが書き込
まれるが、この反転回路２０によって再度反転されて読
み出されるので、反転回路２０の出力信号の極性は、入
力アナログ信号Ｖｉｎの極性と一致する。次に、ＳＷ０
はスイッチであって、制御信号φ０がハイレベルのとき
端子Ｓａと導通し、ローレベルのとき端子Ｓｂと導通す
るように構成されている。このスイッチＳＷ０によっ
て、奇数番目のメモリセルＭ１，Ｍ３，…Ｍｎ−１から
の出力信号と偶数番目のメモリセルＭ２，Ｍ４，…Ｍｎ
からの出力信号とが交互に選択される。これにより、両
信号が合成され、入力アナログ信号Ｖｉｎを遅延した出
力アナログ信号Ｖｏｕｔが生成される。次に、３０はシ
フトレジスタ等によって構成される制御回路である。制
御回路３０は、クロック信号CLKに基づいて各スイッチ
ＳＷ１〜ＳＷｎ，ＳＷ１'〜ＳＷｎ'，ＳＷ０を制御する
制御信号φ１〜φｎ、φ１'〜φｎ'、φ０を生成するよ
うに構成されている。なお、クロック信号CLKの周波数
は入力アナログ信号Ｖｉｎの信号帯域周波数よりも２倍
以上高く設定されている。また、この遅延回路の後段に
は、クロック成分を充分除去できるローパスフィルタ
（図示せず）が設けられている。このローパスフィルタ
は、入力アナログ信号Ｖｉｎの周波数帯域で平坦な周波
数特性を示し、かつ、サンプリング周波数付近におい
て、充分な減衰特性を有するものである。

【００２０】以上の構成によって、入力アナログ信号Ｖ
ｉｎを書き込む際には、ＳＷ１→ＳＷ２→…ＳＷｎ→Ｓ
Ｗ１…といったように各入力スイッチが順次オン状態に
なるように制御され、入力アナログ信号Ｖｉｎがクロッ
ク信号CLKに同期してサンプルホールドされていく。次
に、入力アナログ信号Ｖｉｎを読み出す際には、ＳＷ
１'→ＳＷ２'→…ＳＷｎ'→ＳＷ１'…といったように各
出力スイッチが順次オン状態になるように制御され、入
力アナログ信号Ｖｉｎがクロック信号CLKに同期して読
み出されていく。これにより、出力アナログ信号Ｖｏｕ
ｔが生成されると、ローパスフィルタによってクロック
成分が除去されるようになっている。

【００２１】したがって、入力アナログ信号Ｖｉｎがサ
ンプリング周期毎に正転反転を交互に繰り返しながらメ
モリセルＭ１〜Ｍｎに書き込まれると共に、反転して書
き込まれた入力アナログ信号Ｖｉｎは読み出し時に再度
反転されて読み出される。このような遅延回路におい
て、低周波の外乱ノイズが作用すると、コンデンサＣ１
〜Ｃｎに記憶されている電圧が変動する。しかしなが
ら、各メモリセルＭ１〜Ｍｎから記憶された電圧を読み
出す際には、サンプリング周期毎に正転反転を交互に繰
り返しながら読み出すので、出力アナログ信号Ｖｏｕｔ
に重畳する外乱ノイズはサンプリング周波数で変調され
たものとなる。このため、信号帯域内にある外乱ノイズ
をサンプリング周波数付近に周波数シフトすることがで
きるので、上述したローパスフィルタによって、外乱ノ
イズを除去することができる。

【００２２】１．第１実施形態の動作 次に、第１実施形態に係わる遅延回路の動作を説明す
る。図２は第１実施形態に係わる遅延回路の動作を示す
タイミングチャートである。時刻ｔ０より図２（ａ）に
示す入力アナログ信号Ｖｉｎが、遅延回路に供給された
とすると、入力スイッチＳＷ１には図２（ｂ）に示す制
御信号φ１が供給される。上述したようにスイッチＳＷ
１は制御信号φ１がハイレベルになるとオン状態になる
から、メモリセルＭ１には、時刻ｔ０〜ｔ１の期間にお
ける入力アナログ信号Ｖｉｎが取り込まれる。また、制
御信号φ２〜φｎは、図２（ｂ）〜（ｅ）に示すよう
に、サンプリング周期毎に制御信号φ１をシフトさせた
ものとなっている。したがって、Ｍ１→Ｍ２→…Ｍｎの
順に書込が行われる。ただし、偶数番目のメモリセルＭ
２，Ｍ４，…Ｍｎについては、反転された入力アナログ
信号Ｖｉｎが書き込まれる。

【００２３】ここで、遅延時間を７サンプリング周期に
設定すると、制御信号φ１'は図２（ｆ）に示すものと
なり、時刻ｔ７〜ｔ８において、出力スイッチＳＷ１'
がオン状態となり、メモリセルＭ１のコンデンサＣ１に
蓄積されている電圧が読み出されるようになっている。
また、制御信号φ２'〜φｎ'は、図２（ｇ）〜（ｉ）に
示すように、サンプリング周期毎に制御信号φ１'をシ
フトさせたものとなっている。したがって、Ｍ１→Ｍ２
→…Ｍｎの順に読出が行われる。

【００２４】こうして各メモリセルＭ１〜Ｍｎから信号
が読み出されると、奇数番目のメモリセルから読み出さ
れた信号はスイッチＳＷ０の端子Ｓａに供給され、偶数
番目のメモリセルから読み出された信号は反転回路２０
を介して端子Ｓｂに供給される。スイッチＳＷ０は、制
御信号φ０がハイレベルのとき端子Ｓａを選択し、制御
信号φ０がローレベルのとき端子ＳＷｂを選択するの
で、図２（ｊ）に示す制御信号φ０によってスイッチＳ
Ｗ０が制御されると、図２（ｋ）に示す出力アナログ信
号Ｖｏｕｔが得られる。例えば、時刻ｔ７〜ｔ８の期間
にあっては、時刻ｔ０から時刻ｔ１における入力アナロ
グ信号Ｖｉｎの最終値（時刻ｔ１における値）が出力さ
れる。

【００２５】さてここで、この例における低周波ノイズ
の除去動作を図３，４に示すタイミングチャートを用い
て説明する。なお、同図に示す波形は、説明を分かり易
くするためコンデンサのホールド効果を省略して記載し
てある。いま、図３（ａ）に示す入力アナログ信号Ｖｉ
ｎが当該遅延回路に供給されたとすると、各メモリセル
Ｍ１〜Ｍ８に記憶される信号は、同図（ｂ）に示すよう
にサンプリング周期毎に反転したものとなる。

【００２６】上述したようにＬＳＩに内蔵されるコンデ
ンサＣ１〜Ｃｎの値は数ｐＦであるから、低周波数領域
でも各コンデンサＣ１〜Ｃｎのインピーダンスは高いの
で、ハム等の低周波ノイズによってコンデンサＣ１〜Ｃ
ｎのホールド電圧が変動してしまう。例えば、図３
（ｃ）に示すノイズ電圧が、コンデンサＣ１〜Ｃ８に重
畳したとすると、メモリセルＭ１〜Ｍ８に記憶される信
号は、図４（ａ）に示すものとなる。

【００２７】したがって、出力アナログ信号Ｖｏｕｔ
は、図４（ｂ）に示す実線となる。この場合、ノイズ成
分は、点線で示す入力アナログ信号Ｖｉｎと実線で示す
出力アナログ信号Ｖｏｕｔの差分となるので、出力アナ
ログ信号Ｖｏｕｔに重畳しているノイズ信号は図４
（ｃ）に示すものとなる。ここで、図３（ｃ）に示すノ
イズ信号と図４（ｃ）に示すノイズ信号を比較すると、
図４（ｃ）に示すものは、サンプリング周波数で変調さ
れていることがわかる。すなわち、この遅延回路によれ
ば、低域周波数のノイズ成分をサンプリング周波数付近
の高域周波数に周波数変換することができる。例えば、
サンプリング周波数をｆｓ、ノイズ信号の周波数をｆｎ
とすれば、周波数変換されたノイズ信号の周波数は、ｆ
ｓ−ｆｎ，ｆｓ＋ｆｎとなる。

【００２８】ところで、遅延回路の後段には、上述した
ように、サンプリング周波数成分を除去するためのロー
パスフィルタが設けられているので、サンプリング周波
数付近に周波数変換されたノイズ信号は、このローパス
フィルタによって除去される。したがって、出力アナロ
グ信号Ｖｏｕｔに重畳するノイズ信号は、除去可能であ
る。

【００２９】以上、説明したように本実施形態によれ
ば、メモリセル入力アナログ信号ＶｉｎをメモリセルＭ
１〜Ｍｎに書き込む際に交互に反転して書き込み、これ
を読み出す際に再び交互に反転して読み出すようにした
ので、メモリセルＭ１〜Ｍｎに入力アナログ信号Ｖｉｎ
を記憶していている期間中に低周波ノイズが混入したと
しても、この低周波ノイズをサンプリング周波数付近に
周波数変換することができるので、従来、分離すること
ができなかった低周波ノイズを出力アナログ信号Ｖｏｕ
ｔから除去して、ＳＮ比を向上させることができる。

【００３０】Ｂ．第２実施形態 以下、図面を参照しつつ、本発明の他の実施形態に係わ
る遅延回路について説明する。 １．第２実施形態の構成 図５は、本発明の第２実施形態に係わる遅延回路の回路
図である。図において、メモリセルＭ１〜Ｍｎの内部構
成は、第１実施形態と同様である。また、この例にあっ
ては、各メモリセルＭ１〜Ｍｎが並列接続されており、
各メモリセルＭ１〜Ｍｎの入力側は入力ラインＬｉｎに
接続されており、その出力側は出力ラインＬｏｕｔに接
続されている。また、出力ラインＬｏｕｔとグランドの
間には電圧依存性がある寄生容量Ｃｐが存在している。

【００３１】このオペアンプ４０の負入力端子と出力端
子との間には、コンデンサＣｓとスイッチＳＷ０が設け
られており、また、その正入力端子は接地されている。
オペアンプ４０としては、入力インピーダンスが高く、
かつゲインが充分大きいものを用いる。このため、オペ
アンプ４０の負入力端子と正入力端子との間はイマジナ
リショートされる。したがって、その正入力端子の電圧
は、常に一定の電圧、この例では、グランドレベルとな
る。

【００３２】メモリセルＭ１に記憶された電圧を読み出
す場合には、入力スイッチＳＷ１とスイッチＳＷ０とを
オフ状態にし、この状態で出力スイッチＳＷ１'をオン
状態にする。出力ラインＬｏｕｔは仮想接地されている
から、上述したように各スイッチを動作させると、コン
デンサＣ１に蓄積された電荷はコンデンサＣｓに移動す
る。ここで、コンデンサＣｓの値はコンデンサＣ１〜Ｃ
ｎの値と等しくなるように設定されている。このため、
ノードＡの電圧は、コンデンサＣ１に記憶されていた電
圧と一致する。したがって、寄生容量Ｃｐの影響を受け
ることなく、各メモリセルＭ１〜Ｍｎに記憶された電圧
を読み出すことができる。

【００３３】この場合、次のメモリセルに記憶された電
圧を読み出す際に、前のメモリセルから読み出した電荷
がコンデンサＣｓに蓄積されていると、次のメモリセル
に記憶された電圧と前のメモリセルに記憶された電圧が
コンデンサＣｓで加算されてしまう。したがって、各メ
モリセルＭ１〜Ｍｎからの読出毎にコンデンサＣｓに蓄
積されている電荷をクリアする必要がある。スイッチＳ
Ｗ０はこのために設けられた構成であり、次のメモリセ
ルから電圧を読み出す前にオン状態となり、コンデンサ
Ｃｓに蓄積された電荷をクリアするように構成されてい
る。

【００３４】ところで、コンデンサＣｓの電圧はメモリ
セルＭ１〜Ｍｎから電圧を読み出す毎にクリアされるの
で、ノードＡの電圧はスイッチＳＷ０の動作と同期して
チョッパ状に変化する。このため、この例にあっては、
サンプルホールド回路によって、ノードＡの電圧を連続
したものに変換して、出力アナログ信号Ｖｏｕｔを生成
している。具体的には、ボルテージフォロアを構成する
オペアンプ５０とオペアンプ６０、スイッチＳＷ０'お
よびコンデンサＣｈによってサンプルホールド回路が構
成される。

【００３５】次に、３０はシフトレジスタ等によって構
成される制御回路であって、クロック信号CLKに基づい
て各スイッチＳＷ１〜ＳＷｎ，ＳＷ１'〜ＳＷｎ'，ＳＷ
０，ＳＷ０'を制御する制御信号φ１〜φｎ、φ１'〜φ
ｎ'、φ０、φ０'を生成するように構成されている。ま
た、この遅延回路の後段には、第１実施形態と同様にク
ロック成分を充分除去できるローパスフィルタ（図示せ
ず）が設けられている。このローパスフィルタは、入力
アナログ信号Ｖｉｎの周波数帯域で平坦な周波数特性を
示し、かつ、サンプリング周波数付近において、充分な
減衰特性を有するものである。

【００３６】２．第２実施形態の動作 次に、本発明の第２実施形態に係わる遅延回路の動作を
説明する。図６は第２実施形態に係わる遅延回路の動作
を示すタイミングチャートである。図６（ａ）に示す入
力アナログ信号Ｖｉｎが遅延回路に供給され、図６
（ｂ）〜（ｄ）に示す制御信号φ１〜φｎによって入力
スイッチＳＷ１〜ＳＷｎが制御されたとすると、時刻ｔ
１における入力アナログ信号ＶｉｎがメモリセルＭ１
に、時刻ｔ２における入力アナログ信号Ｖｉｎがメモリ
セルＭ２、といったように各タイミングの電圧が順次記
憶されていく。

【００３７】この後、図６（ｅ）〜（ｆ）に示す制御信
号φ１'〜φｎ'がスイッチＳＷ１'〜ＳＷｎ'に供給され
ると、各メモリセルＭ１〜Ｍｎから記憶された電圧が順
次読み出され、ノードＡの電圧は図６（ｉ）に示すよう
にチョッパ状の波形となる。このノードＡの電圧を図６
（ｊ）に示す制御信号φ０'に基づいてサンプルホール
ドすると、図６（ｋ）に示す出力アナログ信号Ｖｏｕｔ
が得られる。

【００３８】ここで、読み出し時の詳細なタイミングチ
ャートを図７に示す。図７（ａ）は、制御信号φ０であ
り、これがローベルレベルの期間はスイッチＳＷ０がオ
ン状態となり、一方、ハイレベルの期間はスイッチＳＷ
０がオフ状態となる。この例では、まず、時刻ｔ０から
時刻ｔ１の期間において、スイッチＳＷ０がオン状態と
なるので、コンデンサＣｓの電荷はクリアされる。な
お、スイッチＳＷ０がオン状態となる時間は、コンデン
サＣｓの値とスイッチＳＷ０のオン抵抗で定まる時定数
を考慮して、そこに蓄積される電荷が充分クリアされる
ように設定されている。したがって、時刻ｔ１において
コンデンサＣｓの電荷は充分クリアされ、メモリセルか
らの読み出し準備が整う。

【００３９】この後、第ｋ番目のメモリセルＭｋから電
圧を読み出すべく、出力スイッチＳＷｋに図７（ｂ）に
示す制御信号φｋ'が与えられる。この制御信号φｋ'
は、制御信号φ０がローレベルからハイレベルに変化し
てスイッチＳＷ０がオフ状態になった後、時刻ｔ２にお
いてローレベルからハイレベルに変化する。すると、第
ｋ番目のメモリセルＭｋのコンデンサＣｋと出力ライン
Ｌｏｕｔが接続されるので、コンデンサＣｋに蓄積され
ている電荷がコンデンサＣｓに移動する。ここで、オペ
アンプ４０の負入力端子は仮想接地しているので、寄生
容量Ｃｐには電荷が移動せず、全ての電荷をコンデンサ
Ｃｓに移動させることができる。このため、寄生容量Ｃ
ｐの影響を受けることなくメモリセルに記憶された電圧
を正確に読み出すことができる。

【００４０】こうして、コンデンサＣｓに電荷が移動す
ると、時刻ｔ４において制御信号φｋ'はハイレベルか
らローレベルに変化して、出力スイッチＳＷｋ'はオフ
状態となる。また、時刻ｔ４において、制御信号φ０'
がローレベルからハイレベルに変化してスイッチＳＷ
０'がオン状態となり、ノードＡの電圧がコンデンサＣ
ｈにホールドされる。この後、時刻ｔ５において、制御
信号φ０'がハイレベルからローレベルに変化すると、
スイッチＳＷ０'はオフ状態となり、次にスイッチＳＷ
０'がオン状態となるまでコンデンサＣｈの電圧が保持
される。

【００４１】この後、時刻ｔ６において、制御信号φ０
がハイレベルからローレベルに変化すると、スイッチＳ
Ｗ０が再びオン状態となってコンデンサＣｓに蓄積され
ている電荷がクリアされる。そして、時刻ｔ７において
スイッチＳＷ０がオフ状態となり読出準備が整うと、時
刻ｔ８において、図７（ｄ）に示す制御信号φｋ＋１'
がローレベルからハイレベルに変化し、第ｋ＋１番目の
メモリセルＭｋ＋１から、記憶されている電圧が読み出
される。以下、同様の動作を繰り返し、各メモリセルＭ
１〜Ｍｎからそこに記憶されている電圧が順次読み出さ
れる。

【００４２】以上、説明したように本実施形態によれ
ば、メモリセルＭ１〜Ｍｎの出力側に仮想接地されたオ
ペアンプ４０を設け、各サンプリング周期毎にコンデン
サＣｓに蓄積された電荷をクリアするようにしたので、
寄生容量Ｃｐの影響を受けることなく各メモリセルＭ１
〜Ｍｎに蓄積されている電圧を正確に読み出すことがで
きる。特に、メモリセルを数百段〜数千段も並列接続す
るような場合にあっては寄生容量Ｃｐの値が増加するの
で、出力アナログ信号Ｖｏｕｔの品質を大幅に改善する
ことができる。

【００４３】Ｃ．第３実施形態 上述した第１および第２実施形態の遅延回路は、入力ア
ナログ信号Ｖｉｎを各メモリセルＭ１〜Ｍｎに電圧モー
ドで記憶したが、これに対して第３実施形態の遅延回路
は電流モードで入力アナログ信号Ｖｉｎを記憶するもの
である。以下、図面を参照しつつ、第３実施形態に係わ
る遅延回路について説明する。

【００４４】１．第３実施形態の構成 図８は、本発明の第３実施形態に係わる遅延回路の回路
図である。図において、電圧電流変換部７０は、カレン
トミラー回路等からなる周知の電圧電流変換を行う構成
であって、入力アナログ信号Ｖｉｎの電圧に応じた入力
電流Ｉｉを出力するようになっている。

【００４５】次に、メモリセルＭ１'〜Ｍｎ'は、上述し
た第１，第２実施形態で説明したメモリセルＭ１〜Ｍｎ
に相当する構成である。ただし、メモリセルＭ１'〜Ｍ
ｎ'は電流値を記憶する点で、電圧値を記憶するメモリ
セルＭ１〜Ｍｎと相違する。メモリセルＭ１'〜Ｍｎ'
は、入力ラインＬｉｎと一端が接続された入力スイッチ
ＳＷ１〜ＳＷｎ、入力スイッチＳＷ１〜ＳＷｎの他端と
一端が接続されたスイッチＳＷ１''〜ＳＷｎ''、スイッ
チＳＷ１''〜ＳＷｎ''の他端とグランドとの間に設けら
れたコンデンサＣ１〜Ｃｎ、ソースが入力スイッチＳＷ
１〜ＳＷｎの他端と接続され、ゲートがコンデンサＣ１
〜Ｃｎと接続され、ドレインが接地されたＮチャンネル
ＦＥＴN1〜Nnから構成されている。この入力スイッチＳ
Ｗ１〜ＳＷｎ、出力スイッチＳＷ１'〜ＳＷｎ'およびス
イッチＳＷ１''〜ＳＷｎ''は、制御信号φ１〜φｎ、φ
１'〜φｎ'、φ１''〜φｎ''がハイレベルのときオン状
態となり。ローレベルのときオフ状態となるように構成
されている。

【００４６】例えば、メモリセルＭ１'に入力電流Ｉｉ
を書き込むときには、入力スイッチＳＷ１とスイッチＳ
Ｗ１''とをオン状態に、スイッチＳＷ１'をオフ状態に
する。すると、入力電流ＩｉがＮチャンネルＦＥＴN1を
介してグランドに流れる。この場合、コンデンサＣ１の
電圧値（ゲート電圧値）は、ＮチャンネルＦＥＴN1が入
力電流Ｉｉを流せるだけの値となる。そして、書込期間
が終了すると、入力スイッチＳＷ１とスイッチＳＷ１''
とはオフ状態になる。また、ＮチャンネルＦＥＴN1のゲ
ートの入力インピーダンスは極めて高いので、コンデン
サＣ１には書込期間終了時の電圧が保持される。すなわ
ち、入力電流Ｉｉに応じた電圧がコンデンサＣ１に記憶
される。

【００４７】一方、メモリセルＭ１'から電流を読み出
すときには、入力スイッチＳＷ１とスイッチＳＷ１''を
オフ状態にすると共に、出力スイッチＳＷ１'をオン状
態にする。すると、ＮチャンネルＦＥＴN1は、コンデン
サＣ１の電圧（ゲート電圧）に応じた出力電流Ｉｏを出
力ラインＬｏｕｔから吸い込む。この場合、出力電流Ｉ
ｏは寄生容量Ｃｐの影響を受けて変動することはないの
で、メモリセルに記憶されている電流値を正確に読み出
すことができる。

【００４８】次に８０は電流電圧変換部であって、オペ
アンプおよび抵抗から構成される。この電流電圧変換部
８０によって、出力電流Ｉｏが電圧に変換され、当該電
圧が出力アナログ信号Ｖｏｕｔとして出力される。

【００４９】次に、３０はシフトレジスタ等によって構
成される制御回路であって、クロック信号CLKに基づい
て各スイッチＳＷ１〜ＳＷｎ，ＳＷ１'〜ＳＷｎ'，ＳＷ
１''〜ＳＷｎ''を制御する制御信号φ１〜φｎ、φ１'
〜φｎ'、φ１''〜φｎ''を生成するように構成されて
いる。また、この遅延回路の後段には、第１実施形態と
同様にクロック成分を充分除去できるローパスフィルタ
（図示せず）が設けられている。このローパスフィルタ
は、入力アナログ信号Ｖｉｎの周波数帯域で平坦な周波
数特性を示し、かつ、サンプリング周波数付近におい
て、充分な減衰特性を有するものである。

【００５０】２．第３実施形態の動作 次に、第３実施形態に係わる遅延回路の動作を図面を参
照しつつ説明する。図９は、第３実施形態に係わる遅延
回路のタイミングチャートである。この例における遅延
回路にあっては、図９（ａ）に示す入力アナログ信号Ｖ
ｉｎが遅延回路に供給されると、同図（ｈ）に示す入力
電流Ｉｉに変換される。ここで、図９（ｂ）〜（ｄ）に
示す制御信号φ１〜φｎによって入力スイッチＳＷ１〜
ＳＷｎが制御され、制御信号φ１''〜φｎ''によってス
イッチＳＷ１''〜ＳＷｎ''が制御されたとすると、時刻
ｔ１における入力電流Ｉｉの値がメモリセルＭ１に、時
刻ｔ２における入力電流Ｉｉの値がメモリセルＭ２、と
いったように各タイミングの電流値が順次記憶されてい
く。なお、この例にあっては、制御信号φ１〜φｎのパ
ルス幅と制御信号φ１''〜φｎ''のパルス幅は一致する
ものとして説明するが、制御信号φ１〜φｎのパルス幅
を制御信号φ１''〜φｎ''のパルス幅よりも若干広く設
定してもよい。

【００５１】この後、図９（ｅ）〜（ｆ）に示す制御信
号φ１'〜φｎ'がスイッチＳＷ１'〜ＳＷｎ'に供給され
ると、これらのスイッチＳＷ１'〜ＳＷｎ'が順次オン状
態となり、各ＮチャンネルＦＥＴN1〜Nnのゲート電圧に
応じた出力電流Ｉｏが、出力ラインＬｏｕｔから吸い込
まれる。ここで、ＮチャンネルＦＥＴN1〜Nnのゲート電
圧は、コンデンサＣ１〜Ｃｎの電圧として与えられ、各
コンデンサＣ１〜Ｃｎには、各書込期間終了時における
入力電流Ｉｉを吸い込めるだけの電圧が記憶されてい
る。したがって、各ＮチャンネルＦＥＴN1〜Nnは、記憶
された入力電流Ｉｉと同じ値の出力電流Ｉｏを出力ライ
ンＬｏｕｔから吸い込む。この結果、出力電流Ｉｏは図
９（ｉ）に示すものとなる。この後、出力電流Ｉｏが電
流電圧変換部８０によって電圧に変換され、図９（ｊ）
に示す出力アナログ信号Ｖｏｕｔが得られる。

【００５２】このように本実施形態にあっては、入力ア
ナログ信号Ｖｉｎを電圧電流変換して、変換された電流
の値を各メモリセルＭ１'〜Ｍｎ'に記憶し、これを読み
出して出力アナログ信号Ｖｏｕｔを再生するようにした
ので、メモリセルＭ１'〜Ｍｎ'から電流を読み出す際
に、寄生容量Ｃｐの影響を受けることなく、正確に記憶
された電流値を読み出すことができる。この結果、高品
質な出力アナログ信号Ｖｏｕｔを得ることができる。

【００５３】また、第２実施形態にあっては、各メモリ
セルＭ１〜Ｍｎから電圧を読み出す際には、コンデンサ
Ｃ１〜Ｃｎに蓄積された電荷をコンデンサＣｓに移動さ
せていたので、メモリセルＭ１〜Ｍｎからの読出は一回
に限られたが、第３実施形態に係わる遅延回路にあって
は、メモリセルＭ１'〜Ｍｎ'からの読出を電流の形式で
行うから、複数回の読出が可能となる。

【００５４】また、入力電流Ｉｉを各ＮチャンネルＦＥ
ＴN1〜Nnに流せるだけの電圧が各コンデンサＣ１〜Ｃｎ
に保持されるから、各コンデンサＣ１〜Ｃｎの値にバラ
ツキがあったとしても問題がない。また、各コンデンサ
Ｃ１〜Ｃｎの値はごくわずかなものであってもよいの
で、ゲートの寄生容量で代用することもできる。この場
合には、各コンデンサＣ１〜Ｃｎを特別に作り込む必要
がない。

【００５５】Ｄ．第４実施形態 第４実施形態に係わる遅延回路は、第１実施形態と第２
実施形態を組み合わせたものである。以下、図面を参照
しつつ、第３実施形態に係わる遅延回路について説明す
る。

【００５６】図１０は、本発明の第４実施形態に係わる
遅延回路の回路図である。なお、図１、図５に示す構成
と同一の構成には同一の符号を付す。この例にあって
は、第１実施形態と同様に入力アナログ信号Ｖｉｎが奇
数番目の各メモリセルＭ１，Ｍ３，…Ｍｎ-1に各々供給
され、また、反転回路１０によって反転された入力アナ
ログ信号Ｖｉｎが偶数番目の各メモリセルＭ２，Ｍ４，
…Ｍｎ-1に各々供給されるようになっている。したがっ
て、入力アナログ信号Ｖｉｎがサンプリング周期毎に正
転反転を交互に繰り返しながらメモリセルＭ１〜Ｍｎに
書き込まれる。

【００５７】また、奇数番目のメモリセルＭ１，Ｍ３，
…Ｍｎ-1の出力側には、仮想接地されたオペアンプ４０
が設けられており、一方、偶数番目のメモリセルＭ２，
Ｍ４，…Ｍｎの出力側には、仮想接地されたオペアンプ
４０'が設けられており、この点では、第２実施形態と
同様である。このため、オペアンプ４０，４０'の負入
力端子電圧は、常にグランドレベルとなるので、寄生容
量Ｃｐ，Ｃｐ'の影響を受けることなく各メモリセルＭ
１〜Ｍｎから記憶された入力アナログ信号Ｖｉｎを読み
出すことができる。なお、コンデンサＣｓ，Ｃｓ'に並
列に接続されたスイッチＳＷ０，ＳＷ０'は、次のメモ
リセルから電圧を読み出す前にオン状態となり、電荷を
クリアするリセット手段として機能するようになってい
る。

【００５８】次に、オペアンプ４０，４０'の出力側に
は正入力端子４１ａと負入力端子４１ｂとを備えた加算
回路４１が設けられている。この加算回路４１はオペア
ンプと抵抗から構成されており、正入力端子４１ａには
オペアンプ４０の出力信号が、負入力端子４１ｂにはオ
ペアンプ４０'の出力信号が各々供給されている。した
がって、偶数番目のメモリセルＭ２，Ｍ４，…Ｍｎから
出力される信号は再度反転されて、奇数番目のメモリセ
ルＭ１，Ｍ３，…Ｍｎ-1から出力される信号と加算さ
れ、出力アナログ信号Ｖｏｕｔとして出力されるように
なっている。また、制御回路３０は、クロック信号CLK
に基づいて、制御信号φ１〜φｎ、φ１'〜φｎ'、φ
０、φ０'を生成する。また、この遅延回路の後段に
は、第１実施形態と同様にクロック成分を充分除去でき
るローパスフィルタ（図示せず）が設けられている。こ
のローパスフィルタは、入力アナログ信号Ｖｉｎの周波
数帯域で平坦な周波数特性を示し、かつ、サンプリング
周波数付近において、充分な減衰特性を有するものであ
る。

【００５９】したがって、この例においても、第１実施
形態と同様に、メモリセルＭ１〜Ｍｎに低周波ノイズが
混入したとしても、この低周波ノイズをサンプリング周
波数付近に周波数変換することができるので、従来、分
離することができなかった低周波ノイズを出力アナログ
信号Ｖｏｕｔから除去して、ＳＮ比を向上させることが
できる。また、第２実施形態と同様に寄生容量の影響を
受けることなく、各メモリセルに蓄積されている電圧を
読み出すことができる。

【００６０】以上、説明したように第４実施形態によれ
ば、第１実施形態の低周波ノイズの除去と第２実施形態
の寄生容量の悪影響の回避という利点を同時に実現でき
るので、より高品質な出力アナログ信号を得ることがで
きる。

【００６１】Ｅ．第５実施形態 第５実施形態に係わる遅延回路は、第１実施形態と第３
実施形態を組み合わせたものである。以下、図面を参照
しつつ、第５実施形態に係わる遅延回路について説明す
る。

【００６２】図１１は、本発明の第５実施形態に係わる
遅延回路の回路図である。なお、図１および図８に示す
構成と同一の構成には同一の符号を付す。この例にあっ
ては、正転電圧電流変換部７０によって、入力アナログ
信号Ｖｉｎの電圧値が電流値に変換され、正転入力電流
Ｉｉとして奇数番目の各メモリセルＭ１'，Ｍ３'，…Ｍ
ｎ-1'に各々出力されるようになっている。また、反転
電圧電流変換部７０'によって、反転された入力アナロ
グ信号Ｖｉｎの電圧値が電流値に変換され、反転入力電
流Ｉｉ'として偶数番目の各メモリセルＭ２'，Ｍ４'，
…Ｍｎ'に各々供給されるようになっている。したがっ
て、入力アナログ信号Ｖｉｎに応じた電流がサンプリン
グ周期毎に正転反転を交互に繰り返しながらメモリセル
Ｍ１'〜Ｍｎ'に書き込まれる。

【００６３】また、奇数番目のメモリセルＭ１'，Ｍ
３'，…Ｍｎ-1'と偶数番目のメモリセルＭ２'，Ｍ４'，
…Ｍｎ'の出力側には、電流電圧変換部８０，８０'が各
々設けられており、これらによって、正転出力電流Ｉｏ
と反転出力電流Ｉｏ'が電流電圧変換される。なお、各
メモリセルＭ１'〜Ｍｎ'の書込・読出動作は、制御回路
３０によって、クロック信号CLKに基づいて生成される
制御信号φ１〜φｎ、φ１'〜φｎ'、φ１''〜φｎ''に
よって制御される。また、電流電圧変換部８０の出力信
号は加算回路４１の負入力端子４１ｂに供給され、一
方、電流電圧変換部８０'の出力信号はその正入力端子
４１ａに供給されるようになっている。ここで、電流電
圧変換部８０'の出力信号と電流電圧変換部８０の出力
信号とは振幅極性が反転しているので、この加算回路４
１によって振幅極性を揃えつつ、両信号を合成すること
によって、遅延された入力アナログ信号Ｖｉｎを再生す
ることができる。また、この遅延回路の後段には、第１
実施形態と同様にクロック成分を充分除去できるローパ
スフィルタ（図示せず）が設けられている。このローパ
スフィルタは、入力アナログ信号Ｖｉｎの周波数帯域で
平坦な周波数特性を示し、かつ、サンプリング周波数付
近において、充分な減衰特性を有するものである。

【００６４】したがって、この例においても、第１実施
形態と同様に、メモリセルＭ１〜Ｍｎに低周波ノイズが
混入したとしても、この低周波ノイズをサンプリング周
波数付近に周波数変換することができるので、従来、分
離することができなかった低周波ノイズを出力アナログ
信号Ｖｏｕｔから除去して、ＳＮ比を向上させることが
できる。また、第３実施形態と同様に、寄生容量の影響
を受けることなく正確に電流を各メモリセルＭ１'〜Ｍ
ｎ'から読み出すことができ、しかも、同じメモリセル
から複数回読み出すことができる。

【００６５】以上、説明したように第５実施形態によれ
ば、第１実施形態の低周波ノイズの除去と第３実施形態
の寄生容量の悪影響の回避という利点を同時に実現でき
るので、より高品質な出力アナログ信号を得ることがで
きる。

【００６６】Ｆ．変形例 以上、本発明に係わる実施形態を説明したが、本発明は
上述した実施形態に限定されるものではなく、以下に述
べる各種の変形が可能である。 上述した各実施形態の遅延回路は、例えば、カラオケ
装置におけるエコーとして利用することができる。この
場合、遅延回路の出力アナログ信号Ｖｉｎに係数を乗算
し、この結果と入力アナログ信号を加算してこれを遅延
回路に入力すればよい。また、音声信号のみならず映像
信号にこの遅延回路を利用してもよい。

【００６７】また、上述した各実施形態において、各
メモリセルＭ１〜Ｍｎへの書込動作はサンプリングに相
当することから、入力アナログ信号Ｖｉｎの信号帯域が
広いと折り返し歪みが発生してしまう。このため、折り
返し歪みが発生しないようにサンプリング周期に応じた
カットオフ周波数を有するローパスフィルタを前述した
遅延回路の前段に設けるようにしてもよい。また、この
ローパスフィルタは、第３，第５実施形態の電圧電流変
換部７０，７０'の周波数特性を適宜設定することによ
って実現してもよい。

【００６８】また、上述した第１、第３、第５実施形
態において、各メモリセルからの読出動作を１サンプリ
ング期間内で時分割で動作させることによって、サンプ
リング周期毎に複数の遅延された信号を再生するように
してもよい。この場合、再生された各信号は、遅延時間
が異なるのでトランスバーサルフィルタのタップ出力に
相当するから、再生された各信号を適当な比率で加算す
ることによって、トランスバーサルフィルタを実現する
こともできる。

【００６９】また、上述した第４，第５実施形態にあ
っては、加算回路４１によって、出力アナログ信号Ｖｏ
ｕｔを合成するようにしたが、これをサンプルホールド
回路によって合成するようにしてもよい。

【００７０】また、上述した第１、第２、第４実施形
態においてコンデンサＣ１〜Ｃｎの一端は接地されてい
たが、これを電源に接続するようにしてもよい。要は、
一定電圧のラインに接続するのであればよい。

【００７１】また、上述した第３、第５実施形態にお
いてメモリセルＭ１'〜Ｍｎ'は、一端が接地されたコン
デンサＣ１〜ＣｎやＮチャンネルＦＥＴN1〜Nn等から構
成されていたが、本発明はこれに限定されるものではな
く、コンデンサＣ１〜Ｃｎ」の一端を電源と接続し、Ｎ
チャンネルＦＥＴの代わりにＰチャンネルＦＥＴを用い
るものであってもよい。また、上述した第５実施形態に
おいて、正転電圧電流変換部７０と反転電圧電流変換部
７０'とは図１２示すように一体の回路として構成する
ようにしてもよい。

【００７２】

【発明の効果】上述したように本発明に係る発明特定事
項によれば、各メモリセルに低周波ノイズが混入して
も、このノイズ成分を高域周波数領域にシフトさせるこ
とができるので、ノイズ成分を除去可能な出力信号を生
成することができる。また、寄生容量の影響を受けるこ
となくメモリセルから読出を行うことができるので出力
信号の品質を改善することができる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態に係わる遅延回路の回
路図である。

【図２】 同実施形態に係わる遅延回路の動作を示すタ
イミングチャートである。

【図３】 同実施形態に係わる低周波ノイズの除去動作
を示すタイミングチャートである。

【図４】 同実施形態に係わる低周波ノイズの除去動作
を示すタイミングチャートである。

【図５】 本発明の第２実施形態に係わる遅延回路の回
路図である。

【図６】 同実施形態に係わる遅延回路の動作を示すタ
イミングチャートである。

【図７】 同実施形態に係わるメモリセルからの読出動
作を示すタイミングチャートである。

【図８】 本発明の第３実施形態に係わる遅延回路の回
路図である。

【図９】 同実施形態に係わる遅延回路の動作を示すの
タイミングチャートである。

【図１０】 本発明の第４実施形態に係わる遅延回路の
回路図である。

【図１１】 本発明の第５実施形態に係わる遅延回路の
回路図である。

【図１２】 変形例に係わる正転電流電圧変換部と反転
電流電圧変換部の回路図である。

【図１３】 従来の遅延回路の回路図である。

【符号の説明】

１０…反転回路（第１の反転手段、反転手段）、２０…
反転回路（第２の反転手段）、３０…制御回路（書込手
段、読出手段）、４０…オペアンプ（負帰還増幅手段、
第１の負帰還増幅手段）、４０'…オペアンプ（第２の
負帰還増幅手段）、４１…加算回路（合成手段）、７０
…電圧電流変換部（電圧電流変換手段、正転電圧電流変
換手段）、８０…電流電圧変換部（電流電圧変換手段、
反転電流電圧変換手段）、Ｖｉｎ…入力アナログ信号
（入力信号、入力電圧信号）、Ｖｏｕｔ…出力アナログ
信号（出力信号、出力電圧信号）、Ｉｉ…入力電流（入
力電流信号）、Ｍ１〜Ｍｎ、Ｍ１'〜Ｍｎ'…メモリセ
ル、ＳＷ１〜ＳＷｎ…入力スイッチ（第１のスイッチ手
段）、ＳＷ１'〜ＳＷｎ'…出力スイッチ（第２のスイッ
チ手段）、ＳＷ１''〜ＳＷｎ''…スイッチ（第３のスイ
ッチ手段）、ＳＷ０…スイッチ（合成手段、リセット手
段、第１のリセット手段）、ＳＷ０'…スイッチ（第２
のリセット手段）、Ｃ１〜Ｃｎ…コンデンサ、Ｃｓ…コ
ンデンサ（フィードバックコンデンサ）。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 コンデンサに電荷を蓄積することにより
   アナログ信号を記憶するメモリセルを複数個備えた遅延
   回路であって、 入力信号を反転して反転入力信号を出力する第１の反転
   手段と、 前記入力信号と前記反転入力信号とを交互に選択し、前
   記複数のメモリセルに順次書き込む書込手段と、 前記複数のメモリセルから記憶されている前記入力信号
   と前記反転入力信号とを書込順序に従って順次読み出す
   読出手段と、 前記読出手段によって読み出された前記反転入力信号を
   反転する第２の反転手段と、 前記読出手段によって読み出された前記入力信号と前記
   第２の反転手段の出力信号とを合成して出力信号を生成
   する合成手段とを備えたことを特徴とするアナログ信号
   の遅延回路。
2. 【請求項２】 コンデンサに電荷を蓄積することにより
   アナログ信号を記憶するメモリセルを複数個備えた遅延
   回路であって、 入力信号を複数の前記メモリセルに順次書き込む書込手
   段と、 正入力端子に一定の電圧が供給され、負入力端子に前記
   複数のメモリセルの出力側が接続されるとともに、前記
   負入力端子と出力端子との間にフィードバックコンデン
   サが接続された負帰還増幅手段と、 前記コンデンサに蓄積されている電荷を前記フィードバ
   ックコンデンサに移動させることにより、前記複数のメ
   モリセルから記憶されている前記入力信号を書込順序に
   従って順次読み出す読出手段と、 前記読出手段の読出動作前に、前記フィードバックコン
   デンサに蓄積された電荷をクリアするリセット手段とを
   備えたことを特徴とするアナログ信号の遅延回路。
3. 【請求項３】 前記読出手段の読出動作に同期して、前
   記負帰還増幅器の出力をサンプルホールドするサンプル
   ホールド手段を備えたことを特徴する請求項２に記載の
   アナログ信号の遅延回路。
4. 【請求項４】 コンデンサに電荷を蓄積することにより
   アナログ信号を記憶するメモリセルを複数個備えた遅延
   回路であって、 入力電圧信号を電流に変換して入力電流信号を生成する
   電圧電流変換手段と、 前記入力電流信号を複数の前記メモリセルに順次書き込
   む書込手段と、 前記複数のメモリセルから記憶されている前記入力電流
   信号を書込順序に従って順次読み出す読出手段と、 前記読出手段によって読み出された前記入力電流信号を
   電圧に変換して出力電圧信号を生成する電流電圧変換手
   段とを備えたことを特徴とするアナログ信号の遅延回
   路。
5. 【請求項５】 コンデンサに電荷を蓄積することにより
   アナログ信号を記憶するメモリセルを複数個備えた遅延
   回路であって、 入力信号を反転して反転入力信号を出力する反転手段
   と、 前記入力信号と前記反転入力信号とを交互に選択し、前
   記複数のメモリセルに順次書き込む書込手段と、 前記複数のメモリセルから記憶されている前記入力信号
   と前記反転入力信号とを書込順序に従って順次読み出す
   読出手段と、 正入力端子に一定の電圧が供給され、負入力端子に前記
   入力信号を書き込んだ前記メモリセルの出力側が接続さ
   れるとともに、前記負入力端子と出力端子との間にフィ
   ードバックコンデンサが接続された第１の負帰還増幅手
   段と、 正入力端子に一定の電圧が供給され、負入力端子に前記
   反転入力信号を書き込んだ前記メモリセルの出力側が接
   続されるとともに、前記負入力端子と出力端子との間に
   フィードバックコンデンサが接続された第２の負帰還増
   幅手段と、 前記コンデンサに蓄積されている電荷を前記フィードバ
   ックコンデンサに移動させることにより、前記複数のメ
   モリセルから記憶されている前記入力信号と前記反転入
   力信号とを書込順序に従って順次読み出す読出手段と、 前記読出手段によって記憶された前記入力信号が読み出
   される前に、前記第１の負帰還増幅手段のフィードバッ
   クコンデンサに蓄積された電荷をクリアする第１のリセ
   ット手段と、 前記読出手段によって記憶された前記反転入力信号が読
   み出される前に、前記第２の負帰還増幅手段のフィード
   バックコンデンサに蓄積された電荷をクリアする第２の
   リセット手段と、 前記第２の負帰還増幅手段の出力信号を反転し、この信
   号と前記第１の負帰還増幅手段の出力信号とを合成して
   出力信号を生成する合成手段とを備えたことを特徴とす
   るアナログ信号の遅延回路。
6. 【請求項６】 コンデンサに電荷を蓄積することにより
   アナログ信号を記憶するメモリセルを複数個備えた遅延
   回路であって、 入力電圧信号を電流に変換して入力電流信号を生成する
   第１の電圧電流変換手段と、 反転された前記入力電圧信号を電流に変換して反転入力
   電流信号を生成する第２の電圧電流変換手段と、 前記入力電流信号と前記反転入力電流信号とを交互に選
   択し、前記複数のメモリセルに順次書き込む書込手段
   と、 前記複数のメモリセルから記憶されている前記入力電流
   信号と前記反転入力電流信号とを書込順序に従って順次
   読み出す読出手段と、 前記読出手段によって読み出された前記入力電流信号と
   前記反転入力電流信号とに基づいて、出力電圧信号を生
   成する出力電圧信号生成手段とを備えることを特徴とす
   るアナログ信号の遅延回路。
7. 【請求項７】 前記出力電圧信号生成手段は、 前記読出手段によって読み出された前記入力電流信号に
   電流電圧を施す第１の電流電圧変換手段と、 前記読出手段によって読み出された前記反転入力電流信
   号に電流電圧を施す第２の電流電圧変換手段と、 前記第１の電流電圧変換手段の出力信号と前記第２の電
   流電圧変換手段の出力信号とを合成して前記出力電圧信
   号を生成する合成手段とを備えたことを特徴とする請求
   項６に記載のアナログ信号の遅延回路。
8. 【請求項８】 前記メモリセルは、入力端子と一端が接
   続される第１のスイッチ手段と、前記第１のスイッチ手
   段の他端とグランドの間に設けられた前記コンデンサ
   と、前記第１のスイッチ手段の他端と出力端子との間に
   設けられた第２のスイッチ手段とを備えたことを特徴と
   する請求項１、２、３、または５のうちいずれか１項に
   記載のアナログ信号の遅延回路。
9. 【請求項９】 前記メモリセルは、入力端子と一端が接
   続される第１のスイッチ手段と、出力端子と前記第１の
   スイッチの他端との間に設けられた第２のスイッチ手段
   と、前記第１のスイッチ手段の他端と前記コンデンサの
   一端との間に設けられた第３のスイッチ手段と、ゲート
   が前記コンデンサの一端と接続されるとともに前記コン
   デンサの他端と前記第１のスイッチ手段の他端との間に
   ソースとドレインとが接続された電界効果トランジスタ
   とを備えたことを特徴とする請求項４、６または７のう
   ちいずれか１項に記載のアナログ信号の遅延回路。