JPH0535653A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
- Publication number
- JPH0535653A JPH0535653A JP19021691A JP19021691A JPH0535653A JP H0535653 A JPH0535653 A JP H0535653A JP 19021691 A JP19021691 A JP 19021691A JP 19021691 A JP19021691 A JP 19021691A JP H0535653 A JPH0535653 A JP H0535653A
- Authority
- JP
- Japan
- Prior art keywords
- service
- channel
- priority
- asynchronous
- synchronous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】この発明は、非同期デバイスの優先度を上げて
同期デバイスについてはサービスされる割合いを少なく
することによりシステムのタイムアウトを防ぐことを目
的とする。 【構成】この発明は、非同期デバイスへのサービスを優
先し、同期デバイスへのサービス割合いを少なくするよ
うにしたものである。
同期デバイスについてはサービスされる割合いを少なく
することによりシステムのタイムアウトを防ぐことを目
的とする。 【構成】この発明は、非同期デバイスへのサービスを優
先し、同期デバイスへのサービス割合いを少なくするよ
うにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、同期デバイスと非同
期デバイスのリクエスト要求があるシステムにおいての
ＤＭＡ制御方式に関する。
期デバイスのリクエスト要求があるシステムにおいての
ＤＭＡ制御方式に関する。
【０００２】
【従来の技術】同期デバイスと非同期デバイスのリクエ
スト要求があるシステムにおいて、リクエストチャネル
の優先順位は固定優先度割付けか、ラウンドロビン方式
によることが従来のＤＭＡ制御方式には多かった。
スト要求があるシステムにおいて、リクエストチャネル
の優先順位は固定優先度割付けか、ラウンドロビン方式
によることが従来のＤＭＡ制御方式には多かった。
【０００３】
【発明が解決しようとする課題】従来、固定優先度割付
けの場合は、１つのチャネルが常にシステムを独占して
しまう可能性があり、またラウンドロビン方式の場合
は、チャネルの数の多さなどにより非同期デバイスへの
サービスサイクルが長すぎて、非同期デバイスが動作で
きなくなってしまうという問題があった。
けの場合は、１つのチャネルが常にシステムを独占して
しまう可能性があり、またラウンドロビン方式の場合
は、チャネルの数の多さなどにより非同期デバイスへの
サービスサイクルが長すぎて、非同期デバイスが動作で
きなくなってしまうという問題があった。
【０００４】そこで、この発明は、非同期デバイスの優
先度を上げて同期デバイスについてはサービスされる割
合いを少なくすることによりシステムのタイムアウトを
防ぐＤＭＡ制御方式を提供することを目的とする。
先度を上げて同期デバイスについてはサービスされる割
合いを少なくすることによりシステムのタイムアウトを
防ぐＤＭＡ制御方式を提供することを目的とする。
【０００５】
【課題が解決するための手段】この発明は、同期デバイ
スと非同期デバイスのリクエスト要求があるシステムに
おいて、複数のＤＭＡリクエストを要求された場合、処
理の待たせられない非同期デバイスへのサービスを優先
し、同期デバイスへのサービス優先度を低くするもので
ある。
スと非同期デバイスのリクエスト要求があるシステムに
おいて、複数のＤＭＡリクエストを要求された場合、処
理の待たせられない非同期デバイスへのサービスを優先
し、同期デバイスへのサービス優先度を低くするもので
ある。
【０００６】
【作用】この発明は、非同期デバイスへのサービスを優
先し、同期デバイスへのサービス割合いを少なくするよ
うにしたものである。
先し、同期デバイスへのサービス割合いを少なくするよ
うにしたものである。
【０００７】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
照して説明する。
【０００８】図１はこの発明のＤＭＡ制御方式が適用さ
れるシステムの構成を示す図である。 このシステム
は、システム全体を制御するＣＰＵ１、ＤＭＡＣ（ダイ
レクトメモリアクセスコントローラ）２、タイマ３、メ
モリ４、５、デバイス６、…、および上記各部を接続す
るバス７によって構成されている。
れるシステムの構成を示す図である。 このシステム
は、システム全体を制御するＣＰＵ１、ＤＭＡＣ（ダイ
レクトメモリアクセスコントローラ）２、タイマ３、メ
モリ４、５、デバイス６、…、および上記各部を接続す
るバス７によって構成されている。
【０００９】上記ＤＭＡＣ２は、メモリ４、５間、メモ
リ４とデバイス６間、デバイス６とデバイス６間の直接
の（ＣＰＵ１を介さない）データ転送を制御するもので
ある。上記メモリ４、５は、同期デバイスであり、デバ
イス６、…は、スキャナやプリンタなどの非同期デバイ
スである。上記ＣＰＵ１の内部メモリには、優先順位テ
ーブル１ａが設けられている。
リ４とデバイス６間、デバイス６とデバイス６間の直接
の（ＣＰＵ１を介さない）データ転送を制御するもので
ある。上記メモリ４、５は、同期デバイスであり、デバ
イス６、…は、スキャナやプリンタなどの非同期デバイ
スである。上記ＣＰＵ１の内部メモリには、優先順位テ
ーブル１ａが設けられている。
【００１０】優先順位テーブル１ａは、固定優先モード
と回転優先モードとからなり、固定優先モードに対して
はチャネルＣＨ０、チャネルＣＨ１の順で優先順位が設
定され、回転優先モード（ラウンドロビン方式）に対し
ては、サービス終了チャネルがチャネルＣＨ０の場合、
チャネルＣＨ１、チャネルＣＨ０の順で優先順位が切換
わり（回転する）、サービス終了チャネルがチャネルＣ
Ｈ１の場合、チャネルＣＨ０、チャネルＣＨ１の順で優
先順位が切換わる（回転する）ように設定されている。
と回転優先モードとからなり、固定優先モードに対して
はチャネルＣＨ０、チャネルＣＨ１の順で優先順位が設
定され、回転優先モード（ラウンドロビン方式）に対し
ては、サービス終了チャネルがチャネルＣＨ０の場合、
チャネルＣＨ１、チャネルＣＨ０の順で優先順位が切換
わり（回転する）、サービス終了チャネルがチャネルＣ
Ｈ１の場合、チャネルＣＨ０、チャネルＣＨ１の順で優
先順位が切換わる（回転する）ように設定されている。
【００１１】この場合、リクエスト受付けチャネルを２
チャネルｃｈとし（チャネルＣＨ０、ＣＨ１とする）チ
ャネルＣＨ０を非同期デバイス、チャネルＣＨ１を同期
デバイスと仮定し、チャネルＣＨ０がデバイス６に対す
るサービスを示し、チャネルＣＨ１がメモリ４（５）に
対するサービスを示している。
チャネルｃｈとし（チャネルＣＨ０、ＣＨ１とする）チ
ャネルＣＨ０を非同期デバイス、チャネルＣＨ１を同期
デバイスと仮定し、チャネルＣＨ０がデバイス６に対す
るサービスを示し、チャネルＣＨ１がメモリ４（５）に
対するサービスを示している。
【００１２】上記タイマ３には、最優先のチャネルに対
するサービスを行う時間が設定されているものである。
この時間は、他のリクエストを受つけない時間であり、
バス占有率、アクセス時間などを考慮して決定されてい
る。
するサービスを行う時間が設定されているものである。
この時間は、他のリクエストを受つけない時間であり、
バス占有率、アクセス時間などを考慮して決定されてい
る。
【００１３】上記ＣＰＵ１は、上記優先順位テーブル１
ａの優先内容と上記タイマ３による時間管理により、サ
ービスを行うチャネルを決定し、このチャネルでのサー
ビスをＤＭＡＣ２を用いて行うものである。
ａの優先内容と上記タイマ３による時間管理により、サ
ービスを行うチャネルを決定し、このチャネルでのサー
ビスをＤＭＡＣ２を用いて行うものである。
【００１４】たとえば、固定優先モードでのサービスを
開始した場合、ＣＰＵ１は優先順位テーブル１ａの固定
優先モードの最高位のチャネルがチャネルＣＨ０のた
め、このチャネルＣＨ０に対するサービスを開始する。
これにより、チャネルＣＨ０のデバイス６に対するサー
ビスを行うことが可能となる。このサービスの開始時
に、ＣＰＵ１はタイマ３をスタートさせる。このタイマ
３によるタイマ期間にチャネルＣＨ１からリクエストが
あってもサービスを行わない。
開始した場合、ＣＰＵ１は優先順位テーブル１ａの固定
優先モードの最高位のチャネルがチャネルＣＨ０のた
め、このチャネルＣＨ０に対するサービスを開始する。
これにより、チャネルＣＨ０のデバイス６に対するサー
ビスを行うことが可能となる。このサービスの開始時
に、ＣＰＵ１はタイマ３をスタートさせる。このタイマ
３によるタイマ期間にチャネルＣＨ１からリクエストが
あってもサービスを行わない。
【００１５】そして、タイマ３がタイムアウトとなりタ
イマ期間が終了した際、ＣＰＵ１は優先順位テーブル１
ａの回転優先モードのサービス終了チャネルがチャネル
ＣＨ０の内容に応じて、チャネルＣＨ０、チャネルＣＨ
１に対するサービスを順次行う。
イマ期間が終了した際、ＣＰＵ１は優先順位テーブル１
ａの回転優先モードのサービス終了チャネルがチャネル
ＣＨ０の内容に応じて、チャネルＣＨ０、チャネルＣＨ
１に対するサービスを順次行う。
【００１６】チャネルＣＨ１に対するサービスが終了し
た際、ＣＰＵ１は再び優先順位テーブル１ａの固定優先
モードでのサービスを行うとともに、タイマ３をスター
トさせる。なお、上記状態を説明するためのブロックチ
ャート例を図３に示し、フローチャートを図４に示す。
た際、ＣＰＵ１は再び優先順位テーブル１ａの固定優先
モードでのサービスを行うとともに、タイマ３をスター
トさせる。なお、上記状態を説明するためのブロックチ
ャート例を図３に示し、フローチャートを図４に示す。
【００１７】上記の場合、優先されなければならないチ
ャネルはチャネルＣＨ０である。ここで固定優先モード
だとチャネルＣＨ０のみにサービスされ、他のチャネル
ＣＨにはサービスされない可能性がでてくる。
ャネルはチャネルＣＨ０である。ここで固定優先モード
だとチャネルＣＨ０のみにサービスされ、他のチャネル
ＣＨにはサービスされない可能性がでてくる。
【００１８】また、回転優先モードの場合、チャネルＣ
Ｈ０以外のチャネルのサービスが（保留時間）長びくと
プリンタやスキャナなどのシステムと非同期デバイスは
データ転送が非常に行われないことになり、タイミング
エラー等の異常終了になってしまう（図２に各優先モー
ドを示す）。
Ｈ０以外のチャネルのサービスが（保留時間）長びくと
プリンタやスキャナなどのシステムと非同期デバイスは
データ転送が非常に行われないことになり、タイミング
エラー等の異常終了になってしまう（図２に各優先モー
ドを示す）。
【００１９】この実施例ではチャネルＣＨ０が最優先で
あるので、その他のリクエストをたとえば、ある単位時
間受つけないように制御する。具体的には、それぞれの
バス占有率、アクセス時間などを考慮して、その時間を
きめる。そして、その制御はＣＰＵ１により命令された
専用の制御回路都市手のＤＭＡＣ２が行う。すなわちチ
ャネルＣＨ０の同期デバイスが、ＤＭＡＣ２に対してサ
ービスを要求しても、そこに設定された単位時間にな
り、リクエスト許可にならないかぎり、チャネルＣＨ０
以外のデバイスにはサービスされない。
あるので、その他のリクエストをたとえば、ある単位時
間受つけないように制御する。具体的には、それぞれの
バス占有率、アクセス時間などを考慮して、その時間を
きめる。そして、その制御はＣＰＵ１により命令された
専用の制御回路都市手のＤＭＡＣ２が行う。すなわちチ
ャネルＣＨ０の同期デバイスが、ＤＭＡＣ２に対してサ
ービスを要求しても、そこに設定された単位時間にな
り、リクエスト許可にならないかぎり、チャネルＣＨ０
以外のデバイスにはサービスされない。
【００２０】したがって、ある単位時間ではチャネルＣ
Ｈ０がすべてバス７を占有することができる。このよう
な制御を行えば非同期デバイス（スキャナやプリンタな
ど）はエラーを起こすことなく、バス７の使用率を最高
の効率で動かすことができる。
Ｈ０がすべてバス７を占有することができる。このよう
な制御を行えば非同期デバイス（スキャナやプリンタな
ど）はエラーを起こすことなく、バス７の使用率を最高
の効率で動かすことができる。
【００２１】この実施例では非同期デバイスが１チャネ
ルｃｈ分のみだったが、これが多数になった場合はそれ
ぞれの転送レート等を考えて、タイマ３の設定値を変え
ても良いし、非同期デバイス同士は回転優先方式でも良
い。
ルｃｈ分のみだったが、これが多数になった場合はそれ
ぞれの転送レート等を考えて、タイマ３の設定値を変え
ても良いし、非同期デバイス同士は回転優先方式でも良
い。
【００２２】また、同期デバイスのサービス優先度を低
くする方法も、ここではタイマ３を用いて制御したが、
その他の方法、たとえば、チャネルＣＨ０がｎ回サービ
スされた後は、その他のチャネルにサービスされるなど
の方法でも良い。
くする方法も、ここではタイマ３を用いて制御したが、
その他の方法、たとえば、チャネルＣＨ０がｎ回サービ
スされた後は、その他のチャネルにサービスされるなど
の方法でも良い。
【００２３】上記したように、非同期デバイスへのサー
ビスを優先し同期デバイスへのサービス割合いを少なく
するようにしたので、このシステムを使えばバスの効率
を最大限にいかすことができ、非同期デバイスの同期エ
ラー（タイミングエラー）も起こさないようなシステム
を構築することができる。
ビスを優先し同期デバイスへのサービス割合いを少なく
するようにしたので、このシステムを使えばバスの効率
を最大限にいかすことができ、非同期デバイスの同期エ
ラー（タイミングエラー）も起こさないようなシステム
を構築することができる。
【００２４】なお、上記実施例では、リクエスト受付け
チャネルを２チャネルｃｈとし（チャネルＣＨ０、ＣＨ
１とする）チャネルＣＨ０が非同期デバイス、チャネル
ＣＨ１を同期デバイスとしたが、これに限らず、２チャ
ネルｃｈ以外の複数チャネルすべてに適用される。
チャネルを２チャネルｃｈとし（チャネルＣＨ０、ＣＨ
１とする）チャネルＣＨ０が非同期デバイス、チャネル
ＣＨ１を同期デバイスとしたが、これに限らず、２チャ
ネルｃｈ以外の複数チャネルすべてに適用される。
【００２５】たとえば、４チャネルｃｈとし（チャネル
ＣＨ０、〜ＣＨ３とする）チャネルＣＨ０が非同期デバ
イス、チャネルＣＨ１〜３を同期デバイスとした場合、
優先順位テーブルの記憶内容は図５に示すようなものと
なる。
ＣＨ０、〜ＣＨ３とする）チャネルＣＨ０が非同期デバ
イス、チャネルＣＨ１〜３を同期デバイスとした場合、
優先順位テーブルの記憶内容は図５に示すようなものと
なる。
【００２６】
【発明の効果】以上詳述したようにこの発明によれば、
非同期デバイスの優先度を上げて同期デバイスについて
はサービスされる割合いを少なくすることによりシステ
ムのタイムアウトを防ぐＤＭＡ制御方式を提供できる。
非同期デバイスの優先度を上げて同期デバイスについて
はサービスされる割合いを少なくすることによりシステ
ムのタイムアウトを防ぐＤＭＡ制御方式を提供できる。
【図１】この発明の一実施例におけるシステムの構成ブ
ロック図。
ロック図。
【図２】図１の優先順位テーブルの記憶例を示す図。
【図３】サービス状態を説明するためのブロックチャー
ト。
ト。
【図４】動作を説明するためのフローチャート。
【図５】他の実施例の優先順位テーブルの記憶例を示す
図。
図。
１…ＣＰＵ、１ａ…優先順位テーブル、２…ＤＭＡＣ、
３…タイマ、４、５…メモリ、６、〜…デバイス。
３…タイマ、４、５…メモリ、６、〜…デバイス。
Claims (1)
- 【特許請求の範囲】 【請求項１】 同期デバイスと非同期デバイスのリクエ
スト要求があるシステムにおいて、 複数のＤＭＡリクエストを要求された場合、処理の待た
せられない非同期デバイスへのサービスを優先し、同期
デバイスへのサービス優先度を低くすることを特徴とす
るＤＭＡ制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19021691A JPH0535653A (ja) | 1991-07-30 | 1991-07-30 | Ｄｍａ制御方式 |
| DE19924209889 DE4209889A1 (de) | 1991-07-30 | 1992-03-26 | Steuervorrichtung fuer den betriebsmittel-direktzugriff |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19021691A JPH0535653A (ja) | 1991-07-30 | 1991-07-30 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535653A true JPH0535653A (ja) | 1993-02-12 |
Family
ID=16254405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19021691A Pending JPH0535653A (ja) | 1991-07-30 | 1991-07-30 | Ｄｍａ制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0535653A (ja) |
| DE (1) | DE4209889A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5893452A (en) * | 1996-02-15 | 1999-04-13 | L'oreal | Monopiece body for the separate packaging and mixing of at least two products |
| US6615291B1 (en) | 1999-03-08 | 2003-09-02 | Minolta Co., Ltd. | DMA controller with dynamically variable access priority |
| JP2004229287A (ja) * | 2003-01-18 | 2004-08-12 | Samsung Electronics Co Ltd | 多重ソースの多重チャンネルへの割当て方法及びシステム |
| CN100369023C (zh) * | 2004-02-25 | 2008-02-13 | 中国科学院计算技术研究所 | 直接存储器访问传输装置及其方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19744230B4 (de) | 1997-10-07 | 2007-10-25 | Robert Bosch Gmbh | Steuergeräte für ein System und Verfahren zum Betrieb eines Steuergeräts |
-
1991
- 1991-07-30 JP JP19021691A patent/JPH0535653A/ja active Pending
-
1992
- 1992-03-26 DE DE19924209889 patent/DE4209889A1/de not_active Ceased
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5893452A (en) * | 1996-02-15 | 1999-04-13 | L'oreal | Monopiece body for the separate packaging and mixing of at least two products |
| US6615291B1 (en) | 1999-03-08 | 2003-09-02 | Minolta Co., Ltd. | DMA controller with dynamically variable access priority |
| JP2004229287A (ja) * | 2003-01-18 | 2004-08-12 | Samsung Electronics Co Ltd | 多重ソースの多重チャンネルへの割当て方法及びシステム |
| US7760768B2 (en) | 2003-01-18 | 2010-07-20 | Samsung Electronics Co., Ltd. | System and method for allocating a plurality of sources to a plurality of channels |
| JP4662723B2 (ja) * | 2003-01-18 | 2011-03-30 | 三星電子株式会社 | 多重ソースの多重チャンネルへの割当て方法及びシステム |
| CN100369023C (zh) * | 2004-02-25 | 2008-02-13 | 中国科学院计算技术研究所 | 直接存储器访问传输装置及其方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4209889A1 (de) | 1993-02-04 |
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