JP4662723B2 - 多重ソースの多重チャンネルへの割当て方法及びシステム - Google Patents
多重ソースの多重チャンネルへの割当て方法及びシステム Download PDFInfo
- Publication number
- JP4662723B2 JP4662723B2 JP2004009706A JP2004009706A JP4662723B2 JP 4662723 B2 JP4662723 B2 JP 4662723B2 JP 2004009706 A JP2004009706 A JP 2004009706A JP 2004009706 A JP2004009706 A JP 2004009706A JP 4662723 B2 JP4662723 B2 JP 4662723B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- channel
- signal
- priority
- transmitting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 46
- 230000004044 response Effects 0.000 claims description 9
- 238000013459 approach Methods 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 5
- 238000012545 processing Methods 0.000 claims description 5
- 230000008054 signal transmission Effects 0.000 claims description 4
- 230000015654 memory Effects 0.000 claims description 3
- LIKMAJRDDDTEIG-UHFFFAOYSA-N 1-hexene Chemical compound CCCCC=C LIKMAJRDDDTEIG-UHFFFAOYSA-N 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 101150018075 sel-2 gene Proteins 0.000 description 2
- 101100534223 Caenorhabditis elegans src-1 gene Proteins 0.000 description 1
- 101100058681 Drosophila melanogaster Btk29A gene Proteins 0.000 description 1
- 101000941170 Homo sapiens U6 snRNA phosphodiesterase 1 Proteins 0.000 description 1
- 102100031314 U6 snRNA phosphodiesterase 1 Human genes 0.000 description 1
- 230000009365 direct transmission Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Mobile Radio Communication Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
多重ソースは多重チャンネルを共有する。同じチャンネルを介して多重チャンネルによる信号の同時伝送は避けなければならないので、信号の同時伝送なしにチャンネルを共有する技術が発展してきた。
このように優先権に基づいた接近方法は、まずそれぞれのソースごとに優先権値が付与される。そして、複数個のソースがチャンネルの使用を同時に要請すれば、それぞれのソースごとに付与された優先権値の順位が比較され、最も高い優先権値を有したソースが対応するチャンネルに割り当てられる。
それぞれのソースSrc1〜SrcN,SrcN+1〜Src2Nにチャンネル割り当てのための優先権値PR1〜PRN,PRN+1〜PR2Nが付与される。ソースSrc1〜SrcN,SrcN+1〜Src2Nがチャンネル120,140の使用を要請すれば、優先権値PR1〜PRN,PRN+1〜PR2Nが優先権値計算及びソース選択部110,130に印加される。
ところで、従来のチャンネル割当てシステム100はソースごとに決まったチャンネルだけを使用できる。すなわち、図1で分かるように、第1チャンネル120を使用できるソースSrc1〜SrcNと第2チャンネル140を使用できるソースSrcN+1〜Src2Nとが決まっている。
また、従来のチャンネル割当てシステム100では、複数個のソースがチャンネルの使用を要請するたびに優先権値を計算しなければならず、チャンネルの使用を要請するソースの数が増えれば増えるほど優先権値の順位を計算する時間が長くなるという問題がある。
図2を参照すれば、それぞれのソースRS1〜RSNごとに優先権値PR1〜PRNを保存するレジスタが対応する。ソースがチャンネルの使用を要請すれば対応するレジスタに保存された優先権値を比較し、最も優先権値の高いソースを検出する。
このような動作を行うために優先権値を比較する比較部22−1,22−2〜22−M,240が必要である。比較部22−1,22−2〜22−M,240のロジックサイズは入力される優先権値とソースの数とが増えるにつれて共に大きくなる。従って、クロック信号の周波数が速くなると、比較部22−1,22−2〜22−M,240の比較動作を何回かに分けて行う必要がある。
レジスタ250の出力はエンコーディング部260でエンコーディングされてチャンネルに割り当てられる。最も優先権値の高いソースを出力するために比較動作が何回か反復されることが分かる。
ソースSrcと優先権値PRとが印加されて第1比較部22−1,22−2〜22−Mで比較動作がなされるのに1サイクルが消費され、また第2比較部240で比較動作が行われるのに1サイクルが消費される。そして、エンコーディングされるのに1サイクルが消費される。
最小限3サイクルが消費され、入力されるソースが増えるならば、さらに多くのサイクルが消費される。したがって、優先権値の最も高いソースをチャンネルに割り当てるのに長時間かかるという問題がある。
本発明が実現しようとする他の技術的課題は、多重ソースを多重チャンネルに割り当てる時間を縮めることのできるシステムを提供するところにある。
貯蔵部は複数個のソースのソースIDを保存してチャンネルに連結される。複数個の選択回路は前記ソースから入力信号を受信する複数個の選択回路であり、前記それぞれの選択回路は前記入力信号のうち1つを選択する。
チェック回路は前記選択回路の出力をチェックし、前記ソースの優先権により前記選択された入力信号を前記チャンネルに伝達する。
前記貯蔵部は前記チャンネルに接近するための前記ソースの優先権の順序によって前記ソースのソースIDを保存する。前記貯蔵部は優先順位の最も高いソースのソースIDを前記貯蔵部のMSB(Most Significant Bit)に保存する。
前記貯蔵部は前記ソースの優先順位によって前記貯蔵部のMSBからLSB(Least Significant Bit)まで順次に前記ソースIDを保存する。
前記貯蔵部は前記ソースの優先順位によって前記貯蔵部のLSBからMSBまで順次に前記ソースIDを保存する。
前記チェック回路は前記入力信号を前記チャンネルに伝送するための前記ソースの優先権の順序によって前記選択回路の出力をチェックする。前記システムは複数個のチャンネルを備え、前記ソースから出力される入力信号は前記複数個のチャンネルに伝送される。
前記システムは前記複数個のチャンネルにそれぞれ連結される複数個の貯蔵部をさらに備える。前記それぞれの貯蔵部は入力信号を前記貯蔵部に連結されたチャンネルに伝送できるソースのソースIDを保存する。
前記ソースは所定の順序によって前記選択回路の入力に印加される。前記順序は前記チャンネルに接近するための前記ソースの優先権に基づく。前記ソースIDは前記チャンネルに接近するための前記ソースの優先権に応答し、前記選択回路が前記ソースを選択する前記所定の順序によって発生する。
前記他の技術的課題を達成するための本発明の実施例によるチャンネルに信号を伝送するシステムは、貯蔵部、選択回路及びチェック回路を備える。
貯蔵部はそれぞれのソースが関連したチャンネルに入力信号を伝達するためのソースIDを保存し、それぞれが複数個のチャンネルのうち1つに連結される。
チェック回路は前記複数個のチャンネルのそれぞれのために、前記選択回路の出力をチェックし、前記ソースの優先権により前記選択された入力信号を前記チャンネルに伝達する。
複数個の貯蔵部はそれぞれのソースが関連したチャンネルに入力信号を伝達するためのソースIDを保存し、それぞれが複数個のチャンネルのうち1つに連結される。
複数個の選択回路は前記複数個のチャンネルのそれぞれのために、前記ソースから入力信号を受信する複数個の選択回路であり、前記それぞれの選択回路は前記入力信号のうち1つを選択する。
前記他の技術的課題を達成するための本発明の他の実施例によるチャンネルに信号を伝送する方法は複数個のソースのソースIDをチャンネルに連結される貯蔵部に保存する段階と、前記ソースから入力信号を受信する複数個の選択回路であり、前記それぞれの選択回路は前記入力信号のうち1つを選択する前記選択回路を提供する段階と、前記選択回路の出力をチェックし、前記ソースの優先権により前記選択された入力信号を前記チャンネルに伝達するチェック回路とを提供する段階とを備える。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
チャンネルを使用するソースを表示するソースIDは関連したソースの優先権によってチャンネルに割り当てられたレジスタに保存される。このような方法は複雑な優先権値の比較及び計算過程を除去させる。また、チャンネルが柔軟に利用されうる。
図4を参照すれば、チャンネル部530はチャンネル540を使用する入力ソースの優先権によってソースのソースIDを保存するレジスタ550を備える。レジスタ550に保存されるソースIDは複数個のソースの配列順序をエンコーディングした値である。
ソースIDはソース選択部510に連結される。ソース選択部510は要請ソース選択部560及び検索部520を備える。
そして最上位優先権を有するソースはデータをチャンネルに印加するためにチャンネルへの接近が許与される。従って、入力信号は選択信号として動作する。
要請ソース選択部560の出力を出力する検索部520は最上位優先権値を有するソースを選択し、選択されたソースに対応する入力信号をチャンネル540に伝送する。それにより、前記ソースはチャンネル540を使用できる。
レジスタ550に保存されるソースIDの位置は、ソースIDの優先権によって決定され、ソースIDはソース選択部510に連結するために、要請ソース選択部560の出力またソースIDの優先権によって決定される。
例えば、最上位優先権を有するソースIDはレジスタ550のMSBに保存され、最下位優先権を有するソースIDはレジスタ550のLSBに保存される。
レジスタ550に保存されるソースIDの貯蔵位置は変わることもありうる。例えば、最上位優先権を有するソースIDはレジスタ550のLSに保存され、最下位優先権を有するソースIDはレジスタ550のMSBに保存される。
この場合、ソースIDのマルチプレクサへの連結は前の場合と反対となり、従って検索部520の連続的な検索はマルチプレクサSEL−1からマルチプレクサSEL−iに順に行われ、その結果最上位優先権を有するソースはチャンネルにまず第一に接近される。
このような図4のシステム500の柔軟性はソースの優先権が多様になることを許す。このような多様性はレジスタ550のソースIDの位置を変えたり、検索部520の検索プログラムを変更することによりなされうる。
Nは8であり、iは5であると仮定する。8つのソースSrc1〜Src8のソースIDはRSID−1〜RSID−8である。チャンネルを使用しようとする5つの入力ソースが次の順序で保存される。すなわち、RSID−3、RSID−1、RSID−5、RSID−2、RSID−4の順序である。
要請ソース選択部660と選択信号RSID−1〜RSID−5との連結がレジスタ650に保存された優先権によって決定されるために、検索部620は連続的な検索によって選択信号RSID−3の優先権が選択信号RSID−1の優先権より高いと検出する。その結果、入力ソースSrc3がチャンネルに接近できる。
図6を参照すれば、i個のソースIDがチャンネルレジスタに保存される(410段階)。この場合、ソースIDはソースIDの優先権に従って保存される。i個のソースIDのうちチャンネルの使用を要請するソースIDが出力される(420段階)。
出力されたソースIDのうち最上位優先権値を有するソースが検索される(430段階)。430段階で検索されたソースにチャンネルが割り当てられる(440段階)。チャンネル利用が終わった後、430段階に戻って次の優先権値を有するソースが検索される。
本実施例では複数個の伝送チャンネルがあり、前記複数個の伝送チャンネルを利用してデータを伝送するための複数個のソースがある全ての場合に適用されうる。
図4のシステム500は1つのチャンネル540を備えるが、図7の実施例は複数個のチャンネルを有したシステムに適用されうる。
第1及び第2チャンネル部750,770は、i個とj個のソースIDをソースIDの優先権によってソースIDを保存するレジスタ755,775を備える。それぞれのレジスタ755,775に保存されるソースIDの個数(i個とj個)はそれぞれのチャンネルの特性によって決定される。すなわち、iとjとは同一でもあり、異なることもある。
図7のそれぞれの要請ソース選択部710,730、検索部720,740及びチャンネル部750,770は図5の対応する構成要素と同じ機能と構造とを有する。
従って、従来は、1つのチャンネルに連結されたソースが同時に複数個のチャンネルを利用してデータを伝送することが不可能である。例えば、図1を参照すれば、第1チャンネル120に連結されたソースSrc1,Src2は同時にデータを伝送できない。
図8のシステム900は要請ソース選択部910,930及び検索部920,940を備え、この構成要素は前述の実施例の対応する構成要素と同じ機能を果たす。
図8を参照すれば、Nは10であってiは3、jは4であると仮定する。従って、10個のソースに対応するソースIDもRSID−1〜RSID−10になる。
ソースSrc1,Src3が同時にデータを伝送しようとする場合、ソースSrc1は第1チャンネル960を介してデータを伝送し、ソースSrc3は第2チャンネル980を介してデータを伝送する。
よって、本発明は複数個のチャンネルを同時に使用せねばならないソースSrc1〜SrcNをチャンネルに割り当てる組み合わせを多様に構成できる。
本実施例で、2つのチャンネルが使われるものを例に説明する。第1チャンネルに提供されるi個のソースIDがレジスタに保存される(1011段階)。この場合、ソースIDはソースIDの優先権によって保存される。
そして、第1チャンネルの使用が終わった後、1013段階に戻り、第2の最上位優先権値を有するソースIDが検索される。
第2チャンネルを使用するための1021段階で、1024段階は第1チャンネルを使用するための1011段階で1014段階と同一なので詳細な説明を省略する。
図10を参照すれば、本発明のさらに他の実施例によるデータの直接伝送を制御するDDMAコントローラ800は1ないし第L要請ソース選択部810,830、第1ないし第L検索部820,840及び第1ないし第Lチャンネル部850,870を備える(ここで、Lは2であると仮定する)。
第1及び第2チャンネル部850,870はi個とj個のソースIDをソースIDの優先権によって保存するレジスタ855,875を備える。それぞれのレジスタ855,875に保存されるソースIDの個数(i個とj個)はそれぞれのチャンネルの特性によって決定される。すなわち、iとjとは同一でもあって異なることもある。
ここで、ソースはDMA方式によってデータを外部装置885,890,895と直接送受信するモジュールでありうる。また、外部装置885,890,895はメモリであることもあってCPUのようなプロセッサであることもある。
ペリバスに連結されたソースはDMA方式によってデータを外部装置885,890,895と送受信するためにDMAコントローラ800にチャンネル860,880の使用を要請する。ここで、ソースはDMA方式によってデータを外部装置885,890,895と直接送受信するモジュールである。
いくつかのソースがチャンネルを利用してデータを伝送/受信する場合、DMAコントローラ800はソースの優先順位を考慮してソースを選択し、選択されたソースが優先順位によってチャンネルを利用して外部装置885,890,895とデータをやりとりできるようにする。
第1チャンネル部850のレジスタ855のMSBにMEDIA 0モジュールを示すソースID IDdが保存されており、レジスタ855の第3ビットにUSB3モジュールを示すソースID ID2が保存されていると仮定する。
DMA方式を利用してデータを伝送するために、MEDIA 0、USB3、MEDIA 1モジュールがチャンネルの使用を要請するソースとして同時にDMAコントローラ800に印加されれば、第1要請ソース選択部810の第1選択手段SEL1−1はMEDIA 0モジュールを示すソースID IDdを出力する。
第1検索部820及び第2検索部840は最も高い優先権値を有するソースを検索してMEDIA 0モジュールが第1チャンネル860に割り当てられ、MEDIA 1モジュールが第2チャンネル880に割り当てられる。MEDIA 0の第1チャンネル860の使用が終われば、USB3モジュールが第1チャンネル860に割り当てられる。
しかし、本発明のDMAコントローラ800を利用するならば、いくつかのモジュールが同時にデータ伝送を必要としても速かにDMA方式によってデータを伝送できる。
510 ソース選択部
520 検索部
530 チャンネル部
540 チャンネル
550 レジスタ
560 要請ソース選択部
RSID 1〜i ソースID
SEL 1〜i 選択手段
Src 1〜N ソース
Ch_RSID ソース信号
Claims (72)
- チャンネルに連結され、複数個のソースの配列順序をエンコーディングした値であるソースIDを、ビット位置で表現される優先権の順序に従って保存する貯蔵部と、
前記ソースから入力信号を受信し、前記入力信号のうち1つを選択する複数個の選択回路と、
前記選択回路の出力をチェックして前記ソースの優先権により前記選択された入力信号を前記チャンネルに伝達するチェック回路と、を備えることを特徴とするチャンネルに信号を伝送するシステム。 - 前記それぞれの選択回路は、
前記それぞれの選択回路に印加されるそれぞれの制御入力の状態によって前記入力信号を選択することを特徴とする請求項1に記載のチャンネルに信号を伝送するシステム。 - 前記貯蔵部は、
レジスタであることを特徴とする請求項1に記載のチャンネルに信号を伝送するシステム。 - 前記貯蔵部は、
前記チャンネルに接近するための前記ソースの優先権の順序によって前記ソースのソースIDを保存することを特徴とする請求項1に記載のチャンネルに信号を伝送するシステム。 - 前記貯蔵部は、
優先順位の最も高いソースのソースIDを前記貯蔵部の最上位ビット(MSB)に保存することを特徴とする請求項1に記載のチャンネルに信号を伝送するシステム。 - 前記貯蔵部は、
前記ソースの優先順位によって前記貯蔵部のMSBから最下位ビット(LSB)まで順次に前記ソースIDを保存することを特徴とする請求項1に記載のチャンネルに信号を伝送するシステム。 - 前記貯蔵部は、
前記ソースの優先順位によって前記貯蔵部のLSBからMSBまで順次に前記ソースIDを保存することを特徴とする請求項1に記載のチャンネルに信号を伝送するシステム。 - 前記チェック回路は、
前記選択回路の出力を所定のシーケンスによってチェックすることを特徴とする請求項1に記載のチャンネルに信号を伝送するシステム。 - 前記チェック回路は、
前記選択回路の出力を順次にチェックすることを特徴とする請求項8に記載のチャンネルに信号を伝送するシステム。 - 前記シーケンスは、
前記ソースのソースIDが前記貯蔵部に保存される順序によって決定されることを特徴とする請求項8に記載のチャンネルに信号を伝送するシステム。 - 前記チェック回路は、
前記入力信号を前記チャンネルに伝送するための前記ソースの優先権の順序によって前記選択回路の出力をチェックすることを特徴とする請求項1に記載のチャンネルに信号を伝送するシステム。 - 前記システムは、
複数個のチャンネルを備え、
前記ソースから出力される入力信号は前記複数個のチャンネルに伝送されることを特徴とする請求項1に記載のチャンネルに信号を伝送するシステム。 - 前記複数個のチャンネルにそれぞれ連結される複数個の貯蔵部をさらに備えることを特徴とする請求項12に記載のチャンネルに信号を伝送するシステム。
- 前記それぞれの貯蔵部は、
前記入力信号を前記貯蔵部に連結されたチャンネルに伝送できるソースの前記ソースIDを保存することを特徴とする請求項13に記載のチャンネルに信号を伝送するシステム。 - 前記選択回路は、
マルチプレクサであることを特徴とする請求項1に記載のチャンネルに信号を伝送するシステム。 - 前記マルチプレクサは、
前記貯蔵部に保存される前記ソースIDのシーケンスによって順序付けられることを特徴とする請求項15に記載のチャンネルに信号を伝送するシステム。 - 前記マルチプレクサは、
前記入力信号を前記チャンネルに伝送するためのソースの優先権によって順序付けられることを特徴とする請求項16に記載のチャンネルに信号を伝送するシステム。 - 前記ソースは、
所定の順序によって前記選択回路の入力に印加されることを特徴とする請求項1に記載のチャンネルに信号を伝送するシステム。 - 前記順序は、
前記チャンネルに接近するための前記ソースの優先権に基づくことを特徴とする請求項18に記載のチャンネルに信号を伝送するシステム。 - 前記ソースIDは、
前記チャンネルに接近するための前記ソースの優先権に応答し、前記選択回路が前記ソースを選択する前記所定の順序によって発生することを特徴とする請求項18に記載のチャンネルに信号を伝送するシステム。 - 前記チャンネルに関連した情報を処理するチャンネル部をさらに備えることを特徴とする請求項1に記載のチャンネルに信号を伝送するシステム。
- 前記貯蔵部は、
前記チャンネル部の部分であることを特徴とする請求項21に記載のチャンネルに信号を伝送するシステム。 - それぞれが複数個のチャンネルのうち1つに連結され、連結したチャンネルに入力信号を伝達するためのソースの配列順序をエンコーディングした値であるソースIDを、ビット位置で表現される優先権の順序に従って保存する複数個の貯蔵部と、
前記複数個のチャンネルそれぞれに対応し、前記ソースから複数の入力信号を受信し、前記複数の入力信号のうち1つを選択する複数個の選択回路と、
前記複数個のチャンネルそれぞれに対応し、前記選択回路の出力をチェックして前記ソースの優先権により前記選択された入力信号を前記チャンネルに伝達するチェック回路とを備えることを特徴とするチャンネルに信号を伝送するシステム。 - 前記選択回路は、
それぞれの前記選択回路に印加されるそれぞれの制御入力の状態によって前記入力信号を選択することを特徴とする請求項23に記載のチャンネルに信号を伝送するシステム。 - 前記ソースの1つまたはそれ以上は、
前記チャンネルの1つまたはそれ以上に割り当てられることを特徴とする請求項23に記載のチャンネルに信号を伝送するシステム。 - 前記ソースの前記チャンネルへの割り当ては、
前記貯蔵部で前記ソースIDの貯蔵を制御することにより制御されうることを特徴とする請求項25に記載のチャンネルに信号を伝送するシステム。 - 前記貯蔵部は、
レジスタであることを特徴とする請求項23に記載のチャンネルに信号を伝送するシステム。 - それぞれの前記貯蔵部は、
前記連結したチャンネルに接近するための前記ソースの優先権の順に前記ソースIDを保存することを特徴とする請求項23に記載のチャンネルに信号を伝送するシステム。 - 前記選択回路は、
マルチプレクサであることを特徴とする請求項23に記載のチャンネルに信号を伝送するシステム。 - 前記マルチプレクサは、
前記貯蔵部に保存される前記ソースIDのシーケンスによって順序付けられることを特徴とする請求項29に記載のチャンネルに信号を伝送するシステム。 - 前記マルチプレクサは、
前記入力信号を前記チャンネルに伝送するためのソースの優先権によって順序付けられることを特徴とする請求項29に記載のチャンネルに信号を伝送するシステム。 - 前記ソースは、
所定の順序によって前記選択回路の入力に印加されることを特徴とする請求項23に記載のチャンネルに信号を伝送するシステム。 - 前記順序は、
前記チャンネルに接近するための前記ソースの優先権に基づくことを特徴とする請求項32に記載のチャンネルに信号を伝送するシステム。 - 前記ソースIDは、
前記チャンネルに接近するための前記ソースの優先権に応答し、前記選択回路が前記ソースを選択する前記所定の順序によって発生することを特徴とする請求項32に記載のチャンネルに信号を伝送するシステム。 - 前記複数個のチャンネルに関連した情報を処理する複数個のチャンネル部をさらに備えることを特徴とする請求項23に記載のチャンネルに信号を伝送するシステム。
- 前記それぞれの貯蔵部は、
前記チャンネル部の部分であることを特徴とする請求項35に記載のチャンネルに信号を伝送するシステム。 - 入力ソースから出力装置への信号の伝送を制御して複数個のチャンネルが前記出力装置に連結されるダイレクトメモリアクセス(DMA)制御部において、
それぞれが複数個のチャンネルのうち1つに連結され、連結したチャンネルに入力信号を伝達するためのソースの配列順序をエンコーディングした値であるソースIDを、ビット位置で表現される優先権の順序に従って保存する複数個の貯蔵部と、
前記複数個のチャンネルそれぞれに対応し、前記ソースから複数の入力信号を受信し、前記複数の入力信号のうち1つを選択する複数個の選択回路と、
前記複数個のチャンネルそれぞれに対応し、前記選択回路の出力をチェックして前記ソースの優先権によって前記選択された入力信号を前記チャンネルに伝達するチェック回路とを備えることを特徴とするDMA制御部。 - 前記選択回路は、
それぞれの前記選択回路に印加されるそれぞれの制御入力の状態によって前記入力信号を選択することを特徴とする請求項37に記載のDMA制御部。 - 前記ソースの1つまたはそれ以上は、
前記チャンネルの1つまたはそれ以上に割り当てられることを特徴とする請求項37に記載のDMA制御部。 - 前記ソースの前記チャンネルへの割り当ては、
前記貯蔵部で前記ソースIDの貯蔵を制御することにより制御されうることを特徴とする請求項37に記載のDMA制御部。 - 前記貯蔵部は、
レジスタであることを特徴とする請求項37に記載のDMA制御部。 - 前記それぞれの貯蔵部は、
前記関連したチャンネルに接近するための前記ソースの優先権の順に前記ソースIDを保存することを特徴とする請求項37に記載のDMA制御部。 - 前記選択回路は、
マルチプレクサであることを特徴とする請求項37に記載のDMA制御部。 - 前記マルチプレクサは、
前記貯蔵部に保存される前記ソースIDのシーケンスによって順序付けられることを特徴とする請求項43に記載のDMA制御部。 - 前記マルチプレクサは、
前記入力信号を前記チャンネルに伝送するためのソースの優先権によって順序付けられることを特徴とする請求項43に記載のDMA制御部。 - 前記ソースは、
所定の順序によって前記選択回路の入力に印加されることを特徴とする請求項37に記載のDMA制御部。 - 前記順序は、
前記チャンネルに接近するための前記ソースの優先権に基づくことを特徴とする請求項46に記載のDMA制御部。 - 前記ソースIDは、
前記チャンネルに接近するための前記ソースの優先権に応答し、前記選択回路が前記ソースを選択する前記所定の順序によって発生することを特徴とする請求項46に記載のDMA制御部。 - 前記複数個のチャンネルに関連した情報を処理する複数個のチャンネル部をさらに備えることを特徴とする請求項37に記載のDMA制御部。
- それぞれの前記貯蔵部は、
前記チャンネル部の部分であることを特徴とする請求項49に記載のDMA制御部。 - 複数個のソースの配列順序をエンコーディングした値であるソースIDをチャンネルに連結する貯蔵部にビット位置で表現される優先権の順序に従って保存する段階と、
前記ソースから複数の入力信号を受信し、前記複数の入力信号のうち1つを選択する選択回路を提供する段階と、
前記選択回路の出力をチェックして前記ソースの優先権により前記選択された入力信号を前記チャンネルに伝達するチェック回路を提供する段階とを備えることを特徴とするチャンネルに信号を伝送する方法。 - 前記それぞれの選択回路は、
前記それぞれの選択回路に印加されるそれぞれの制御入力の状態によって前記入力信号を選択することを特徴とする請求項51に記載のチャンネルに信号を伝送する方法。 - 前記貯蔵部は、
レジスタであることを特徴とする請求項51に記載のチャンネルに信号を伝送する方法。 - 前記貯蔵部は、
前記チャンネルに接近するための前記ソースの優先権の順序によって前記ソースのソースIDを保存することを特徴とする請求項51に記載のチャンネルに信号を伝送する方法。 - 前記貯蔵部は、
優先順位の最も高いソースのソースIDを前記貯蔵部のMSBに保存することを特徴とする請求項51に記載のチャンネルに信号を伝送する方法。 - 前記貯蔵部は、
前記ソースの優先順位によって前記貯蔵部のMSBからLSBまで順次に前記ソースIDを保存することを特徴とする請求項51に記載のチャンネルに信号を伝送する方法。 - 前記貯蔵部は、
前記ソースの優先順位によって前記貯蔵部のLSBからMSBまで順次に前記ソースIDを保存することを特徴とする請求項51に記載のチャンネルに信号を伝送する方法。 - 前記チェック回路は、
前記選択回路の出力を所定のシーケンスによってチェックすることを特徴とする請求項51に記載のチャンネルに信号を伝送する方法。 - 前記チェック回路は、
前記選択回路の出力を順次にチェックすることを特徴とする請求項58に記載のチャンネルに信号を伝送する方法。 - 前記シーケンスは、
前記ソースのソースIDが前記貯蔵部に保存される順序によって決定されることを特徴とする請求項58に記載のチャンネルに信号を伝送する方法。 - 前記チェック回路は、
前記入力信号を前記チャンネルに伝送するための前記ソースの優先権の順序によって前記選択回路の出力をチェックすることを特徴とする請求項51に記載のチャンネルに信号を伝送する方法。 - 前記方法が具現されたシステムは、
複数個のチャンネルを備え、
前記ソースから出力される入力信号は前記複数個のチャンネルに伝送されることを特徴とする請求項51に記載のチャンネルに信号を伝送する方法。 - 前記複数個のチャンネルにそれぞれ連結される複数個の貯蔵部をさらに備えることを特徴とする請求項62に記載のチャンネルに信号を伝送する方法。
- 前記それぞれの貯蔵部は、
前記入力信号を前記貯蔵部に連結されたチャンネルに伝送できるソースの前記ソースIDを保存することを特徴とする請求項63に記載のチャンネルに信号を伝送する方法。 - 前記選択回路は、
マルチプレクサであることを特徴とする請求項51に記載のチャンネルに信号を伝送する方法。 - 前記マルチプレクサは、
前記貯蔵部に保存される前記ソースIDのシーケンスによって順序付けられることを特徴と請求項65に記載のするチャンネルに信号を伝送する方法。 - 前記マルチプレクサは、
前記入力信号を前記チャンネルに伝送するためのソースの優先権によって順序付けられることを特徴とする請求項65に記載のチャンネルに信号を伝送する方法。 - 前記ソースは、
所定の順序によって前記選択回路の入力に印加されることを特徴とする請求項51に記載のチャンネルに信号を伝送する方法。 - 前記順序は、
前記チャンネルに接近するための前記ソースの優先権に基づくことを特徴とする請求項68に記載のチャンネルに信号を伝送する方法。 - 前記ソースIDは、
前記チャンネルに接近するための前記ソースの優先権に応答し、前記選択回路が前記ソースを選択する前記所定の順序によって発生することを特徴とする請求項68に記載のチャンネルに信号を伝送する方法。 - 前記チャンネルに関連した情報を処理するチャンネル部をさらに備えることを特徴とする請求項51に記載のチャンネルに信号を伝送する方法。
- 前記貯蔵部は、
前記チャンネル部の部分であることを特徴とする請求項71に記載のチャンネルに信号を伝送する方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0003480A KR100532416B1 (ko) | 2003-01-18 | 2003-01-18 | 다중 소스의 다중 채널로의 할당 방법 및 시스템 |
US10/690,324 US7760768B2 (en) | 2003-01-18 | 2003-10-21 | System and method for allocating a plurality of sources to a plurality of channels |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004229287A JP2004229287A (ja) | 2004-08-12 |
JP4662723B2 true JP4662723B2 (ja) | 2011-03-30 |
Family
ID=32709908
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004009706A Expired - Lifetime JP4662723B2 (ja) | 2003-01-18 | 2004-01-16 | 多重ソースの多重チャンネルへの割当て方法及びシステム |
Country Status (6)
Country | Link |
---|---|
US (1) | US7760768B2 (ja) |
EP (1) | EP1439467B1 (ja) |
JP (1) | JP4662723B2 (ja) |
KR (1) | KR100532416B1 (ja) |
CN (1) | CN100430910C (ja) |
DE (1) | DE60331133D1 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7397774B1 (en) * | 2003-05-23 | 2008-07-08 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Downlink data multiplexer |
JP4259486B2 (ja) * | 2005-03-08 | 2009-04-30 | セイコーエプソン株式会社 | 映像ソースの探索支援方法、当該探索支援方法を用いた映像表示装置、プロジェクタ |
US20080240147A1 (en) * | 2007-03-29 | 2008-10-02 | Chunming Qiao | Media Access Control (MAC) for low-cost, low power sensor networks |
US8775587B2 (en) * | 2007-05-18 | 2014-07-08 | International Business Machines Corporation | Physical network interface selection to minimize contention with operating system critical storage operations |
US8095700B2 (en) * | 2009-05-15 | 2012-01-10 | Lsi Corporation | Controller and method for statistical allocation of multichannel direct memory access bandwidth |
US7996586B2 (en) * | 2009-07-24 | 2011-08-09 | Via Technologies, Inc. | USB port for employing a plurality of selectable data transmission priority rules |
US8631213B2 (en) | 2010-09-16 | 2014-01-14 | Apple Inc. | Dynamic QoS upgrading |
US8314807B2 (en) | 2010-09-16 | 2012-11-20 | Apple Inc. | Memory controller with QoS-aware scheduling |
CN103064808A (zh) * | 2011-10-24 | 2013-04-24 | 北京强度环境研究所 | 优先级可调多通道dma控制器 |
US8954492B1 (en) * | 2011-11-30 | 2015-02-10 | F5 Networks, Inc. | Methods for inlining content externally referenced in a web page prior to providing the web page to a requestor and devices thereof |
US9053058B2 (en) | 2012-12-20 | 2015-06-09 | Apple Inc. | QoS inband upgrade |
US9229896B2 (en) | 2012-12-21 | 2016-01-05 | Apple Inc. | Systems and methods for maintaining an order of read and write transactions in a computing system |
US11838851B1 (en) | 2014-07-15 | 2023-12-05 | F5, Inc. | Methods for managing L7 traffic classification and devices thereof |
US10182013B1 (en) | 2014-12-01 | 2019-01-15 | F5 Networks, Inc. | Methods for managing progressive image delivery and devices thereof |
US11895138B1 (en) | 2015-02-02 | 2024-02-06 | F5, Inc. | Methods for improving web scanner accuracy and devices thereof |
US10773049B2 (en) | 2016-06-21 | 2020-09-15 | Ventec Life Systems, Inc. | Cough-assist systems with humidifier bypass |
CN106603214B (zh) * | 2016-12-14 | 2019-12-27 | 北京无线天利移动信息技术股份有限公司 | 一种数据传输方法及装置 |
US11222258B2 (en) | 2020-03-27 | 2022-01-11 | Google Llc | Load balancing for memory channel controllers |
CN113296061A (zh) * | 2021-05-19 | 2021-08-24 | 北京无线电测量研究所 | 一种同步脉冲信号的传输方法、系统和电子设备 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63226151A (ja) * | 1986-10-15 | 1988-09-20 | Fujitsu Ltd | 多重パケット通信システム |
JPS63142939U (ja) * | 1987-03-12 | 1988-09-20 | ||
JPH04154345A (ja) * | 1990-10-18 | 1992-05-27 | Nec Corp | 優先処理システム |
JPH0535653A (ja) * | 1991-07-30 | 1993-02-12 | Toshiba Corp | Dma制御方式 |
JPH09139757A (ja) * | 1995-11-13 | 1997-05-27 | Fujitsu Ltd | 競合データ処理回路 |
JPH11284692A (ja) * | 1998-03-31 | 1999-10-15 | Anritsu Corp | 伝送装置の警報収集装置 |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4313160A (en) * | 1976-08-17 | 1982-01-26 | Computer Automation, Inc. | Distributed input/output controller system |
US5303382A (en) | 1989-09-21 | 1994-04-12 | Digital Equipment Corporation | Arbiter with programmable dynamic request prioritization |
US5805927A (en) * | 1994-01-28 | 1998-09-08 | Apple Computer, Inc. | Direct memory access channel architecture and method for reception of network information |
US5982459A (en) * | 1995-05-31 | 1999-11-09 | 8×8, Inc. | Integrated multimedia communications processor and codec |
FR2737636B1 (fr) * | 1995-08-03 | 1997-10-17 | Sgs Thomson Microelectronics | Dispositif de transfert de donnees binaires entre un multiplex par division du temps et une memoire |
KR0160193B1 (ko) * | 1995-12-30 | 1998-12-15 | 김광호 | 직접메모리접근 제어장치 |
US5892766A (en) * | 1996-02-22 | 1999-04-06 | Fujitsu, Ltd. | Method and apparatus for coordinating access to an output of a routing device in a packet switching network |
US6006286A (en) * | 1996-04-26 | 1999-12-21 | Texas Instruments Incorporated | System for controlling data packet transfers by associating plurality of data packet transfer control instructions in packet control list including plurality of related logical functions |
JPH1040211A (ja) * | 1996-04-30 | 1998-02-13 | Texas Instr Inc <Ti> | パケット化されたデータ通信インタフェース機器内での直接メモリアクセス優先順位を割り当てるための方法ならびにdmaチャンネル回路 |
US5991817A (en) * | 1996-09-06 | 1999-11-23 | Cisco Systems, Inc. | Apparatus and method for a network router |
US6249520B1 (en) * | 1997-10-24 | 2001-06-19 | Compaq Computer Corporation | High-performance non-blocking switch with multiple channel ordering constraints |
US6188699B1 (en) * | 1997-12-11 | 2001-02-13 | Pmc-Sierra Ltd. | Multi-channel encoder/decoder |
US6201793B1 (en) * | 1998-03-16 | 2001-03-13 | Lucent Technologies | Packet delay estimation in high speed packet switches |
US6226338B1 (en) * | 1998-06-18 | 2001-05-01 | Lsi Logic Corporation | Multiple channel data communication buffer with single transmit and receive memories |
US7016337B1 (en) * | 1999-03-02 | 2006-03-21 | Cisco Technology, Inc. | System and method for multiple channel statistical re-multiplexing |
US7593433B1 (en) * | 1999-03-02 | 2009-09-22 | Cisco Technology, Inc. | System and method for multiple channel statistical re-multiplexing |
EP1059588A1 (en) | 1999-06-09 | 2000-12-13 | Texas Instruments Incorporated | Multi-channel dma with request scheduling |
EP1059589B1 (en) * | 1999-06-09 | 2005-03-30 | Texas Instruments Incorporated | Multi-channel DMA with scheduled ports |
GB9919208D0 (en) | 1999-08-13 | 1999-10-20 | Sgs Thomson Microelectronics | An arbiter and a method of arbitrating |
CN100353349C (zh) * | 1999-11-05 | 2007-12-05 | 模拟装置公司 | 通讯处理器的总线结构和共享总线判优方法 |
JP2001273248A (ja) | 2000-03-24 | 2001-10-05 | Canon Inc | バス制御装置及びその制御方法 |
KR100716950B1 (ko) | 2000-08-11 | 2007-05-10 | 삼성전자주식회사 | 버스 시스템 |
JP2002091901A (ja) | 2000-09-18 | 2002-03-29 | Nec Eng Ltd | プライオリティエンコーダ |
US6782441B1 (en) | 2000-10-26 | 2004-08-24 | Sun Microsystems, Inc. | Arbitration method and apparatus |
US6809944B2 (en) * | 2002-12-30 | 2004-10-26 | Micron Technology, Inc. | CAM with automatic next free address pointer |
US7240129B2 (en) * | 2004-02-25 | 2007-07-03 | Analog Devices, Inc. | DMA controller having programmable channel priority |
JP4434973B2 (ja) * | 2005-01-24 | 2010-03-17 | 株式会社東芝 | 映像表示装置、映像合成配信装置、プログラム、システム及び方法 |
-
2003
- 2003-01-18 KR KR10-2003-0003480A patent/KR100532416B1/ko active IP Right Grant
- 2003-10-21 US US10/690,324 patent/US7760768B2/en active Active
- 2003-12-16 DE DE60331133T patent/DE60331133D1/de not_active Expired - Lifetime
- 2003-12-16 EP EP20030257893 patent/EP1439467B1/en not_active Expired - Lifetime
- 2003-12-31 CN CNB2003101240396A patent/CN100430910C/zh not_active Expired - Lifetime
-
2004
- 2004-01-16 JP JP2004009706A patent/JP4662723B2/ja not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63226151A (ja) * | 1986-10-15 | 1988-09-20 | Fujitsu Ltd | 多重パケット通信システム |
JPS63142939U (ja) * | 1987-03-12 | 1988-09-20 | ||
JPH04154345A (ja) * | 1990-10-18 | 1992-05-27 | Nec Corp | 優先処理システム |
JPH0535653A (ja) * | 1991-07-30 | 1993-02-12 | Toshiba Corp | Dma制御方式 |
JPH09139757A (ja) * | 1995-11-13 | 1997-05-27 | Fujitsu Ltd | 競合データ処理回路 |
JPH11284692A (ja) * | 1998-03-31 | 1999-10-15 | Anritsu Corp | 伝送装置の警報収集装置 |
Also Published As
Publication number | Publication date |
---|---|
US7760768B2 (en) | 2010-07-20 |
US20040141516A1 (en) | 2004-07-22 |
CN1517895A (zh) | 2004-08-04 |
DE60331133D1 (de) | 2010-03-18 |
EP1439467B1 (en) | 2010-01-27 |
CN100430910C (zh) | 2008-11-05 |
KR100532416B1 (ko) | 2005-11-30 |
JP2004229287A (ja) | 2004-08-12 |
KR20040066424A (ko) | 2004-07-27 |
EP1439467A1 (en) | 2004-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4662723B2 (ja) | 多重ソースの多重チャンネルへの割当て方法及びシステム | |
KR20200139829A (ko) | 네트워크 온칩 데이터 처리 방법 및 장치 | |
KR100842021B1 (ko) | Dma체인 | |
US5586289A (en) | Method and apparatus for accessing local storage within a parallel processing computer | |
EP2132645B1 (en) | A data transfer network and control apparatus for a system with an array of processing elements each either self- or common controlled | |
KR20070122089A (ko) | 버스 중재 장치 및 방법 | |
US6701388B1 (en) | Apparatus and method for the exchange of signal groups between a plurality of components in a digital signal processor having a direct memory access controller | |
EP0118669B1 (en) | Channel subsystem | |
KR20130114486A (ko) | 씨에이유 별 병렬 큐를 가진 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 비휘발성 메모리 장치의 동작 방법 | |
US5159674A (en) | Method for supplying microcommands to multiple independent functional units having a next microcommand available during execution of a current microcommand | |
EP0546354B1 (en) | Interprocessor communication system and method for multiprocessor circuitry | |
US20050080966A1 (en) | Communication steering for use in a multi-master shared resource system | |
JPS59148952A (ja) | 優先順位回路 | |
CN105306838A (zh) | 视频输入/输出信号通道的切换方法和切换装置 | |
CN113918879A (zh) | 矩阵运算的方法和加速器 | |
JPH0218639A (ja) | モジュール式メモリ | |
JP2007508620A (ja) | マルチマスタ共用資源システム中で使用するための通信ステアリング | |
JP5708634B2 (ja) | Simdプロセッサ | |
JP4765003B2 (ja) | マルチプロセッサシステム | |
KR100499350B1 (ko) | 다중및단일채널을갖는다이렉트메모리억세스의데이터전송방법 | |
KR20020056424A (ko) | 하드웨어 스테이트 머신의 제어 방법 | |
KR20170055964A (ko) | 태스크의 배분 경로를 결정하는 방법, 디바이스 및 시스템 | |
JP2000076199A (ja) | デバッグ端子を有するマルチプロセッサ装置 | |
EP1193606B1 (en) | Apparatus and method for a host port interface unit in a digital signal processing unit | |
KR20050067324A (ko) | 마스터/슬레이브 디바이스간의 인터페이스 장치 및 그 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091201 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101207 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110104 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4662723 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140114 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |