JP2002091901A

JP2002091901A - プライオリティエンコーダ

Info

Publication number: JP2002091901A
Application number: JP2000281684A
Authority: JP
Inventors: Kazuhiko Uehara; 和彦上原
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2000-09-18
Filing date: 2000-09-18
Publication date: 2002-03-29

Abstract

(57)【要約】【課題】プライオリティレジスタのビット幅が増加した
場合に配線数が少なく且つ回路規模の小さいプライオリ
ティエンコーダを提供する。【解決手段】上位制御部１０および下位制御部７０間に
接続されるプライオリティエンコーダ２０は、チャネル
数に対応するプライオリティレジスタ３０、その後段に
順次接続された優先度決定部４０、要求マスク部５０お
よびコード部６０により構成される。チャネル数が増加
する場合には、略同様構成のプライオリティエンコーダ
が、上位制御部１０および下位制御部７０間に上段２
１、中段２２および下段２３に多段接続される。下段２
３は、１個であり、中段２２は、少なくとも１段に構成
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプライオリティエン
コーダ、特にコンピュータ装置等の複数の処理チャネル
を有する電子装置の処理すべきチャネルを優先度に応じ
て決定するプライオリティエンコーダに関する。

【０００２】

【従来の技術】従来、この種のプライオリティエンコー
ダは、例えば特開昭６１−１３８３５２号公報の「デー
タ転送制御方式」および特開昭６３−２３９５２６号公
報の「プライオリティエンコーダ」等に開示されてい
る。そして、コンピュータ装置等において、複数の処理
チャネルの中から処理すべきチャネルを効率よく決定す
るため等に使用される。

【０００３】図１８は、プライオリティエンコーダの従
来例のブロック図である。また、図１９は、従来のプラ
イオリティエンコーダの主要部である優先度決定回路の
具体例（チャネル数：３）を示す図である。図１８にお
いて、チャネル制御装置１００および複数のチャネル
（この特定例では、ＣＨ０、ＣＨ１およびＣＨ２の３
個）１１０、１２０および１３０がバス１４０を介して
接続される。これらチャネル１１０〜１３０は、それぞ
れプライオリティレジスタ１１１、１２１、１３１およ
びＭＥＭ（メモリ又は記憶装置）インターフェース用レ
ジスタ１１２、１２２、１３２を含んでいる。また、各
プライオリティレジスタ１１１、１２１、１３１は、優
先度決定回路１５０により制御される。チャネル制御装
置１００は、ＭＥＭアクセス用レジスタ１０１を介して
ＭＥＭインターフェース１０５に接続される。

【０００４】各チャネル（ＣＨ０〜ＣＨ２）１１０〜１
３０のＰＩ（優先情報）の先には、プライオリティレジ
スタ１１１〜１３１が、チャネル毎に接続されている。
これらのプライオリティレジスタ１１１〜１３１から
は、常時優先情報ＰＩが入力されており、図１９に示す
デコーダ（ＤＥＣ）２００〜２０２においてデコードさ
れる。この状態において、各チャネル（ＣＨ０〜ＣＨ
２）１１０〜１３０からの要求（ＲＱ０〜ＲＱ２）が付
勢されると、該当するデコーダ２００〜２０２からデコ
ード出力が付勢される。

【０００５】このとき、何れかのチャネル（ＣＨ０〜Ｃ
Ｈ２）１１０〜１３０において、デコード出力ａが出力
されると、ＮＯＲ回路２０３の出力ＥＮａが「０」とな
り、このデコード出力ａより優先度の低いデコード出力
を抑止するように機能する。同様にして、デコード出力
ｂが出力されると、ＮＯＲ回路２０４の出力ＥＮｂが
「０」となり、このデコード出力ｂより優先度の低いデ
コード出力を抑止するように機能する。以下、デコード
出力ｃについても、同様に機能するように構成されてい
る。従って、各チャネル（ＣＨ０〜ＣＨ２）１１０〜１
３０において、プライオリティレジスタ１１１〜１３１
に、ａ＞ｂ＞ｃ＞……の如き優先度を持っている優先情
報ＰＩの何れかの値を設定するかによって、各チャネル
１１０〜１３０の優先度が自動的に決まることになる。
また、２つのチャネル、例えばチャネル（ＣＨ０）１１
０およびチャネル（ＣＨ２）１３０において、デコード
出力ａが出力されると、デコーダ（ＤＥＣ）２００、２
０１において、デコード出力ａが付勢され、上述と同じ
論理に従って、ＮＯＲ回路２０３の出力ＥＮａが「０」
となるが、通常の優先回路２０６によって、例えばチャ
ネル（ＣＨ０）１１０が優先選択されるように動作す
る。

【０００６】

【発明が解決しようとする課題】しかし、この従来技術
では、プライオリティレジスタ１１１〜１３１に設定さ
れている値を各チャネル１１０〜１３０毎にデコードし
ている。そのため、プライオリティレジスタ１１１〜１
３１のビット幅（ｎ）が増加すると、デコード後の配線
数が２のｎ乗倍に増加してしまい、配線領域を多くとら
なくてはいけないという問題がある。また、デコードす
るのに最低でも２のｎ乗個のゲート回路を用意しなけれ
ばいけないため、回路規模が大きくなるという問題があ
る。例えば、図１６に示す１６ビット入力のデコーダ回
路例では、プライオリティレジスタのビット幅が１６ビ
ット、チャネル数が１６であった場合には、６５５３６
本の配線が１６チャネルから出力される。１６対６５５
３６のデコード回路を各チャネル１１０〜１３０に持つ
ので、１６対１のゲート（例えば、ＡＮＤ）回路が、少
なくとも６５５３６×１６個必要となる。図１７に、プ
ライオリティレジスタを１６ビット幅とした場合の１６
チャネル分のセレクタ回路例を示す。

【０００７】

【発明の目的】従って、本発明の目的は、配線数および
回路規模が小さく且つ拡張性の高いプライオリティエン
コーダを提供することである。

【０００８】

【課題を解決するための手段】本発明のプライオリティ
エンコーダは、上位制御部および下位制御部間に接続さ
れ、チャネル毎にプライオリティレジスタを設け、この
プライオリティレジスタに設定された値により処理する
チャネルの優先度を決定するものであって、チャネル毎
の要求信号とプライオリティレジスタの設定値を各ビッ
ト単位に「１」か「０」か判定し、最終的に処理するべ
きチャネルを決定する。

【０００９】また、本発明のプライオリティエンコーダ
の好適実施形態によると、プライオリティレジスタおよ
び上位制御部の出力を入力とする優先度決定部と、この
優先度決定部の後段に順次接続され、この優先度決定部
で決定されたチャネルのみ要求ありとし他のチャネルを
マスクする要求マスクおよび処理するべきチャネルを下
位制御部に通知するコード部を備える。優先度決定部
は、論理ゲートおよびセレクタにより構成される。

【００１０】上位制御部および下位制御部間に複数のプ
ライオリティエンコーダを多段接続し、チャネル数の増
加に対応する。複数段のプライオリティエンコーダは、
複数個のプライオリティエンコーダを含む上段と、１個
の下段と、１段以上の中段とに配置される。

【００１１】また、入力部に、チャネル毎にチャネル要
求信号保持手段を設ける。上位制御部がタイムシェアリ
ング機能を有する場合には、入力部にチャネル数に応じ
てセレクタを設ける。

【００１２】

【発明の実施の形態】以下、本発明によるプライオリテ
ィエンコーダの好適実施形態の構成および動作を、添付
図を参照して詳細に説明する。

【００１３】先ず、図１は、本発明によるプライオリテ
ィエンコーダの第１実施形態の基本構成を示すブロック
図である。このプライオリティエンコーダ２０は、上位
制御部１０および下位制御部７０間に接続されている。
このプライオリティエンコーダ２０は、０〜ａの要求チ
ャネル毎のプライオリティレジスタ３０、３1、３２、
…、３ａ（以下、プライオリティレジスタを総称して３
０の参照符号を使用する）、優先度決定部４０、要求マ
スク部５０およびコード部６０より構成される。プライ
オリティレジスタ３０は、上位制御部１０より設定手段
を用いて、設定値を逐次変更可能である。また、上位制
御部１０からの要求信号ＲＱ0〜ＲＱａは、プライオリ
ティレジスタ３０の出力信号である優先情報信号ＰＩ0
〜ＰＩａと組み合わせて優先度決定部４０に供給され
る。

【００１４】ここで、本発明のプライオリティエンコー
ダの主要部である優先度決定部４０の出力である要求信
号ＰＲＱ0〜ＰＲＱａは、各プライオリティレジスタ３
０〜３ａに設定された優先情報信号ＰＩ0〜ＰＩａおよ
び上位制御部１０からくる要求信号ＲＱ0〜ＲＱａを用
いる。そして、要求信号ＲＱ0〜ＲＱａが「要求あり」
（例えば、レベルを「１」）且つプライオリティレジス
タ３０の設定が同じ（優先度が同じ）で、しかも優先度
が高い値（例えば、プライオリティレジスタのビット幅
を４ビットとしたとき、０ｈ：優先度低い＜Ｆｈ：優
先度高い）が設定されているチャネルの要求信号ＰＲＱ
０〜ＰＲＱａが、「１」となる。斯かる優先度決定部４
０の具体例の構成図を、図７に示す。図７に示す０〜ａ
のチャネル数の優先度決定部４０は、複数のＡＮＤゲー
トＡ、複数の２−１ＳＥＬおよび１個のＯＲゲートＲよ
りなる複数段の回路により構成される。

【００１５】要求マスク部５０では、優先度決定部４０
からくる要求信号ＰＲＱ０〜ＰＲＱａが「要求あり」
（例えば、レベル「１」）のチャネルの中から予め決め
られた順番で（例えば、チャネル番号の小さい方）処理
するチャネルを１つ決定する。決定したチャネルの要求
信号ＭＲＱｘ（ｘ：処理決定したチャネル番号）は、
「要求あり」（例えば、レベル「１」）となり、それ以
外のチャネルは要求があってもマスク（例えば、レベル
「０」）し、コード部６０に通知される。そこで、コー
ド部６０は、要求マスク部５０から通知された各チャネ
ルの要求信号ＭＲＱ０〜ＭＲＱａに相当する値にコード
し、処理チャネル通知信号ＥＮＣを下位制御部７０に通
知する。下位制御部７０は、処理チャネル通知信号ＥＮ
Ｃを参照することで、処理すべきチャネルを知ることが
できる。

【００１６】次に、図２は、処理するチャネル数が多く
なった場合の、本発明によるプライオリティエンコーダ
の概略構成を示す。図２に示す如く、上段プライオリテ
ィエンコーダ２１、中段プライオリティエンコーダ２２
および下段プライオリティエンコーダ２３の如く多段接
続構成として、実現することができる。プライオリティ
エンコーダの段数を３段以上にする場合には、中段プラ
イオリティエンコーダ２２を増加することになる。図２
の特定例では、４段構成であり、中段が２段構成であ
る。

【００１７】次に、図３は、図２に示す上段プライオリ
ティエンコーダ２１のブロック図である。また、図４
は、図2に示す中段プライオリティエンコーダ２２のブ
ロック図を示し、図５は、図2に示す下段プライオリテ
ィエンコーダ２３のブロック図である。尚、図３〜図５
において、図１に示す構成要素に対応する構成要素に
は、説明の便宜上、同様の参照符号を使用することとす
る。

【００１８】図３には、上位制御部１０および中段プラ
イオリティエンコーダ２２間に配置された上段プライオ
リティエンコーダ２１を示す。この上段プライオリティ
エンコーダ２１は、チャネル毎のプライオリティレジス
タ３０、優先度決定部４１、要求マスク部５０およびコ
ード部６１により構成される。図１に示す基本プライオ
リティエンコーダ２０と比較すると、図３の上段プライ
オリティエンコーダ２１は、優先度決定部４１およびコ
ード部６１が異なっている。優先度決定部４１は、上述
した優先度決定部４０の機能に、上位制御部１０からの
要求信号ＲＱ０〜ＲＱａの中に「要求あり」が１つでも
あれば、中段プライオリティエンコーダ２２に全チャネ
ルの要求信号ＵＡＲＱを「要求あり」（例えば、レベル
を「１」）と通知する機能が付加されている。次に、コ
ード部６１は、上述したコード部６０に、最終的に「要
求あり」と決定したチャネルのプライオリティレジスタ
値を中段プライオリティエンコーダ２２にプライオリテ
ィレジスタ信号ＵＰＩを通知する機能が付加されてい
る。

【００１９】次に、図４に示す中段プライオリティエン
コーダ２２は、上段プライオリティエンコーダ２１およ
び下段プライオリティエンコーダ２３間に接続されてい
る。この中段プライオリティエンコーダ２２は、優先度
決定部４１、要求マスク部５０およびコード部６２によ
り構成される。図３を基本とすると、図４の中段プライ
オリティエンコーダ２２は、コード部６２が異なってい
る。コード部６２は、上述したコード部６１に、更に上
段プライオリティエンコーダ２１からの処理チャネル通
知信号ＵＥＮＣ０〜ＵＥＮＣｂの中から最終的に「要求
あり」と決定したチャネルの処理チャネル通知信号ＭＥ
ＮＣを下位プライオリティエンコーダ２３に通知する機
能が付加されている。

【００２０】最後に、図５の下段プライオリティエンコ
ーダ２３は、中段プライオリティエンコーダ２２および
下位制御部７０間に接続され、優先度決定部４０、要求
マスク部５０およびコード部６３により構成される。図
１の基本プライオリティエンコーダと比較すると、図５
に示す下段プライオリティエンコーダ２３は、コード部
６３が異なっている。コード部６３は、コード部６０に
中段プライオリティエンコーダ２２からの処理チャネル
通知信号ＭＥＮＣ０〜ＭＥＮＣｃの中から最終的に「要
求あり」と決定したチャネルの処理チャネル通知信号Ｅ
ＥＮＣを、下位制御部７０に通知する機能が付加されて
いる。

【００２１】次に、各部の構成を説明する。説明の便宜
上、チャネル数を４、プライオリティレジスタ３０の幅
を２ビット、プライオリティレジスタ３０に設定されて
いる優先情報は、数値の大きい方が高優先度とする。ま
た、要求信号は「要求あり」で「１」、「要求なし」で
「０」、要求マスク部５０はチャネル番号の小さい方が
高優先度とした場合の詳細構成図を図８に示す。優先度
決定部４０は、各チャネル、各プライオリティレジスタ
３０のビット毎に１つのＡＮＤゲートＡ１０〜Ａ１３、
Ａ２０〜Ａ２３および２対１セレクタ（以下、２−１Ｓ
ＥＬと表記する）Ｓ１０〜Ｓ１３、Ｓ２０〜Ｓ２３で基
本部分を構成される。そして、ＯＲゲートＲ１０、Ｒ２
０にて各チャネルに設定されている優先情報と「要求あ
り」および「要求なし」ビット単位に通知しあってい
る。要求マスク部５０は、ＡＮＤゲートＡ３１〜Ａ３３
により構成され、チャネル番号が小さい方に「要求あ
り」となった場合には、それより大きいチャネルに対し
て、マスクをかけるよう構成されている。コード部６０
は、コーダ回路Ｃ１０で構成されている。

【００２２】図９および図１０は、多段接続時の優先度
決定部４０又は４１およびコード部６０、６１又は６２
の詳細構成図である。図９中、優先度決定部４１は、図
8に示す優先度決定部４０に各チャネルからの要求信号
ＵＲＱ０〜ＵＲＱ３をＯＲ（論理和）するＯＲゲートＲ
３０が付加されたのみの構成である。また、図１０にお
いてコード部６１は、4個のＡＮＤゲートおよび1個のＯ
Ｒゲートを付加し、コード部６０に要求マスク部５０か
らの要求信号ＭＲＱ０〜ＭＲＱ３と優先情報信号ＵＰＩ
０〜ＵＰＩ３を用いて、最終的に決定したチャネルの優
先情報信号ＭＰＩを通知する機能を付加している。ま
た、コード部６２は、コード部６１に対して更に４個の
ＡＮＤゲートおよび１個のＯＲゲートを付加し、コード
部６１に要求マスク部５０からの要求信号ＭＲＱ０〜Ｍ
ＲＱ３と処理チャネル通知信号ＵＥＮＣ０〜ＵＥＮＣ３
を用いて、最終的に決定したチャネルの処理チャネル通
知信号ＭＥＮＣを通知する機能を付加している。どちら
も、要求マスク部５０から通知される要求信号ＭＲＱ０
〜ＭＲＱ３が、何れか１つのみしか「要求あり」（レベ
ル「１」）となっていないため、他のチャネルは、前段
のＡＮＤゲートでマスクされ、ＯＲゲートから出力され
るのは、「要求あり」となっているチャネルのみとな
る。

【００２３】以下、本発明によるプライオリティエンコ
ーダの実施形態の動作を説明する。先ず、本発明の主要
部である優先度決定部４０の動作を、図６のフローチャ
ートと、図１１および図１２のブロック図を参照して説
明する。優先度決定部４０は、各チャネル毎に図６に示
す処理フローを実行している。１例として、図１１に示
す如く、要求チャネル数が３、プライオリティレジスタ
３０〜３２のビット幅が２およびプライオリティレジス
タ３０〜３２に設定されている値が大きいほど高優先度
とした。上位制御部１０の設定手段を用いて各チャネル
のプライオリティレジスタ３０〜３２に、チャネル０に
「２ｈ」、チャネル１に「１ｈ」、チャネル２に「３
ｈ」が設定されていたとする。また、上位制御部１０か
らの要求信号ＲＱは、全チャネル「要求あり」（以下、
「要求あり」で「１」、「要求なし」で「０」とする）
であった場合の動作を説明する。

【００２４】上述の条件で優先度決定部４０に入力され
た場合には、図１２のプライオリティレジスタ３０〜３
２から通知されている優先情報信号ＰＩ０＿１〜ＰＩ２
＿１ビットが「１」となっているチャネルは、チャネル
０とチャネル２である。また、ＲＱ０〜ＲＱ２が「１１
１」であるので、ＡＮＤゲートＡ０〜Ａ２の出力は、
「１０１」となる。ここで、チャネル１は、プライオリ
ティレジスタ３０〜３２の上位側の設定値が「０」であ
るので、ＡＮＤゲートＡ１の出力は「０」となる。ま
た、ＯＲゲートＲ１の出力により２−１ＳＥＬＳ０〜Ｓ
２はセレクトされる。ＯＲゲートＲ１の出力が「０」で
ある場合には、上側（ＲＱｘ）を選択し、「１」である
場合には、下側（ＲＱｘＡＮＤＰＩｘ＿１ビット）を
選択する。ここで、ＡＮＤゲートＡ０〜Ａ２の出力は、
「１０１」であるので、ＯＲゲートＲ１の出力も「１」
となり、２−１ＳＥＬＳ０〜Ｓ２は、下側を選択してい
る。即ち、２−１ＳＥＬＳ０〜Ｓ２の出力は、「１０
１」となる。これは、図６においてプライオリティレジ
スタ３０〜３２のビット幅が２であるため、ｎ＝２であ
るので、ビット１の部分が終了したところに位置す
る。

【００２５】次に、図１２において、２−１ＳＥＬＳ０
〜Ｓ２の出力が「１０１」で、ＰＩ０＿０〜ＰＩ２＿０
ビットが「０１１」であるため、ＡＮＤゲートＡ３〜Ａ
５の出力は「００１」となる。また、ＯＲゲートＲ０の
出力は、「１」となるため、２−１ＳＥＬＳ３〜Ｓ５の
出力（ＰＲＱ０〜ＰＲＱ２）は「００１」となる。これ
は、図６のビット０の部分が終了したところに位置す
る。これにより、優先度決定部４０は、全ての要求があ
った場合に、プライオリティレジスタに設定されている
優先情報が高いチャネルの要求信号を「要求あり」と、
要求マスク部５０に通知することができる。

【００２６】次に、プライオリティレジスタ値が、チャ
ネル０に「１ｈ」、チャネル１に「０ｈ」、チャネル２
に「０ｈ」であって、上位制御部１０からの要求信号Ｒ
Ｑが、チャネル１および２のみ「要求あり」であった場
合の動作を、図１２を参照して説明する。ＰＩ０＿１〜
ＰＩ２＿１ビットは「０００」であり、ＲＱ０〜ＲＱ２
は「０１１」であることから、ＡＮＤゲートＡ０〜Ａ３
の出力は「０００」となり、ＯＲゲートＲ１の出力も
「０」となってしまう。このとき、２−１ＳＥＬＳ０〜
Ｓ２は、ＯＲゲートＲ１の出力が「０」であるため、上
側（ＲＱｘ）を選択する。よって、２−１ＳＥＬＳ０〜
Ｓ２の出力は「０１１」となる。次に、ＰＩ０＿０〜Ｐ
Ｉ２＿０ビットは「１００」であるので、ＡＮＤゲート
Ａ３〜Ａ５の出力は「０００」となり、ＯＲゲートＲ０
の出力も「０」となる。そこで、２−１ＳＥＬＳ３〜Ｓ
５は、上側を選択する。よって、２−１ＳＥＬＳ３〜Ｓ
５の出力は「０１１」となる。以上より、優先度決定部
４０は、優先情報の同じチャネルに要求があった場合に
は、そのチャネル全ての要求信号を「要求あり」とし
て、要求マスク部５０に通知する。

【００２７】また、図１２は、従来技術に開示されてい
る図１９と同じ機能（チャネル数、プライオリティレジ
スタのビット幅）を実現したものである。要求マスク部
は、図８にも示す如く、優先度決定部４０からの要求信
号ＰＲＱ０〜ＰＲＱ３の中で、予め決められた順番で、
複数の要求信号の中から１つを決定する。例えば、チャ
ネル番号の小さい方から要求信号ＰＲＱのレベルをみて
「１」であれば、そのチャネルの要求信号ＭＲＱを
「１」とし、それ以後のチャネルの要求信号ＭＲＱを
「０」とする。例えば、ＰＲＱ０〜ＰＲＱ３のレベルが
「０１０１」であった場合には、要求マスク部５０から
出力される要求要求信号ＭＲＱ０〜３は、「０１００」
となる。

【００２８】次に、コード部６０は、図８に示す如く、
要求マスク部５０からの要求信号ＭＲＱ０〜３をコード
し出力する。例えば、要求マスク部５０からの要求信号
ＭＲＱ０〜３が「０１００」であれば、下位制御部７０
に処理チャネル通知信号ＥＮＣ「０１」と通知する。上
述の構成により、プライオリティレジスタ３０に設定さ
れた優先度が高いチャネルを、下位制御部７０は知るこ
とができる。

【００２９】次に、本発明によるプライオリティエンコ
ーダの他の実施形態を説明する。図１３に第２実施形態
の構成図を示す。この第２実施形態のプライオリティエ
ンコーダ２４は、その基本的構成において図１に示す第
１実施形態のプライオリティエンコーダ２０と同様であ
るが、各チャネルからの要求信号について更に工夫して
いる。図１３は、チャネル数を４、プライオリティレジ
スタを２ビットとした場合の構成図である。このプライ
オリティエンコーダ２４は、プライオリティレジスタ３
０〜３３、優先度決定部４１、要求マスク部５０および
コード部６０に加えて、各チャネルの要求信号保持手段
であるフリップフロップ（Ｆ／Ｆ）８０〜８３より構成
され、上位制御部１１および下位制御部７０間に接続さ
れている。

【００３０】図１に示すプライオリティエンコーダ２０
では、プライオリティレジスタ３０に設定されている値
が大きいものがあると、優先度の小さい値が設定されて
いるチャネルが永遠に処理されない場合がある。そこ
で、第２実施形態のプライオリティエンコーダ２４で
は、上位制御部１１および優先度決定部４１の間に保持
手段であるイネーブル付Ｆ／Ｆ８０〜８３を付加した。
Ｆ／Ｆ８０〜８３がラッチするタイミングは、優先度決
定部４１からの全てのチャネルに要求があるか否かを示
す要求信号ＵＲＱが、全てのチャネルに要求がない場合
に、上位制御部１１は、Ｆ／Ｆ８０〜８３のイネーブル
信号ＥＮＢをアクティブにする。そして、上位制御部１
１からの各チャネルの要求信号ＵＲＱ０〜ＵＲＱ３を保
持し、要求信号ＲＱ０〜ＲＱ３を優先度決定部４１へ通
知する。これ以後の動作は、上述の動作と同様である。
このように、この第２実施形態のプライオリティエンコ
ーダ２４では、優先度の低いチャネルも処理可能になる
ことを特徴とする。

【００３１】次に、図１４は、本発明によるプライオリ
ティエンコーダ２５の第３実施形態の構成図を示す。こ
のプライオリティエンコーダ２５は、上位制御部１２お
よび下位制御部７０間に接続され、基本的構成は、上述
の実施形態と同様であるが、各チャネルからの要求信号
について更に工夫している。このプライオリティエンコ
ーダ２５をタイムシェアリングして使用することを考え
た場合の構成例であり、チャネル数を４、プライオリテ
ィレジスタを２ビット、シェアリング数を２とした場合
の構成図である。そこで、入力部に２−１ＳＥＬ９０〜
９７を含んでいる。上位制御部１２は、処理サイクルが
Ｔ１、Ｔ２、Ｔ１、Ｔ２、…と繰り返すものである。ま
た、上位制御部１２内では、Ｔ１サイクルでチャネル０
〜３の処理要求が発生し、Ｔ２サイクルでチャネル４〜
７の処理要求が発生したとするときに、上位制御部１２
のセレクタ切替手段により、ＳＥＬ信号をＴ１サイクル
中にチャネル０〜３をアクティブとする。一方、Ｔ２サ
イクル中にチャネル４〜７をアクティブとする。これに
より、２個のプライオリティエンコーダを使用すること
なく処理可能である。各２−１ＳＥＬ９０〜９７の後段
の動作は、上述の動作と同様であるので、説明を省略す
る。

【００３２】次に、図１５は、本発明によるプライオリ
ティエンコーダの第４実施形態の構成図を示す。この第
４実施形態のプライオリティエンコーダ２６は、上述し
た第２実施形態および第３実施形態を組み合わせたもの
である。このプライオリティエンコーダ２６は、上位制
御部１３および下位制御部７０間に接続され、Ｆ／Ｆ８
０〜８７、２−１ＳＥＬ９０−９７、プライオリティレ
ジスタ３０〜３７、優先度決定部４１、要求マスク部５
０およびコード部６０により構成される。尚、動作は、
上述した第２実施形態および第３実施形態のプライオリ
ティエンコーダ２４、２５を合わせたものであるので、
詳細説明は省略する。

【００３３】以上、本発明によるプライオリティエンコ
ーダの各種実施形態の構成および動作を詳述した。しか
し、斯かる実施形態は、本発明の単なる例示に過ぎず、
何ら本発明を限定するものではないことに留意された
い。本発明の要旨を逸脱することなく、特定用途に応じ
て種々の変形変更が可能であること、当業者には容易に
理解できよう。

【００３４】

【発明の効果】以上の説明から理解される如く、本発明
のプライオリティエンコーダによれば、下記の如き実用
上の顕著な効果を有する。即ち、プライオリティレジス
タのビット幅が増大したとしても優先度決定部を２−１
ＳＥＬと少数の論理ゲート（又はゲート回路）で構成可
能であるため、配線数およびゲート規模の小さいプライ
オリティエンコーダが得られる。また、チャネル数が大
幅に増加した場合には、多段接続することにより、構成
が簡潔にでき、拡張し易いプライオリティエンコーダが
実現可能である。

【図面の簡単な説明】

【図１】本発明によるプライオリティエンコーダの第１
実施形態のブロック図である。

【図２】チャネル数が多くなり多段構成にした場合の本
発明によるプライオリティエンコーダのブロック図であ
る。

【図３】図２に示す多段構成の上段のプライオリティエ
ンコーダのブロック図である。

【図４】図２に示す多段構成の中段のプライオリティエ
ンコーダのブロック図である。

【図５】図２に示す多段構成の下段のプライオリティエ
ンコーダのブロック図である。

【図６】図１に示す優先度決定部の単一チャネルの動作
フローチャートである。

【図７】図１に示す優先度決定部の詳細な構成図（チャ
ネル数ａ、プライオリティレジスタ幅ｎ）である。

【図８】図１に示す本発明のプライオリティエンコーダ
の第１実施形態の詳細な構成図（チャネル数３、プライ
オリティレジスタ幅２）である。

【図９】図１、図３および図４に示す優先度決定部の詳
細な構成図である。

【図１０】図１、図３および図４に示すコード部の詳細
な構成図である。

【図１１】本発明によるプライオリティエンコーダの第
１実施形態（チャネル数３、プライオリティレジスタ幅
２）のブロック図である。

【図１２】優先度決定部の詳細な構成図（チャネル数
３、プライオリティレジスタ幅２）である。

【図１３】本発明によるプライオリティエンコーダの第
２実施形態の構成を示すブロック図である。

【図１４】本発明によるプライオリティエンコーダの第
３実施形態のブロック図である。

【図１５】本発明によるプライオリティエンコーダの第
４実施形態のブロック図である。

【図１６】プライオリティレジスタを１６ビット幅とし
た場合の、１チャネルのＤＥＣ回路の具体例である。

【図１７】プライオリティレジスタを１６ビット幅とし
た場合の、１６チャネル分のＳＥＬ回路例である。

【図１８】従来のプライオリティエンコーダのブロック
図である。

【図１９】図１８に示すプライオリティエンコーダを構
成する優先度決定回路の詳細構成図である。

【符号の説明】

１０〜１３上位制御部２０〜２６プライオリティエンコーダ３０〜３７プライオリティレジスタ４０、４１優先度決定部５０要求マスク部６０〜６３コード部７０下位制御部８０〜８７チャネル要求信号保持手段（フリップフ
ロップ）９０〜９７セレクタ（ＳＥＬ）Ａ０〜Ａ５ＡＮＤゲートＳ０〜Ｓ５セレクタ

Claims

【特許請求の範囲】

【請求項１】上位制御部および下位制御部間に接続さ
れ、チャネル毎にプライオリティレジスタを設け、該プ
ライオリティレジスタに設定された値により処理するチ
ャネルの優先度を決定するプライオリティエンコーダに
おいて、前記チャネル毎の要求信号と前記プライオリティレジス
タの設定値を各ビット単位に「１」か「０」か判定し、
最終的に処理するべきチャネルを決定することを特徴と
するプライオリティエンコーダ。
【請求項２】前記プライオリティレジスタおよび前記上
位制御部の出力を入力とする優先度決定部と、該優先度
決定部の後段に順次接続され、該優先度決定部で決定さ
れたチャネルのみ要求ありとし他のチャネルをマスクす
る要求マスク部および処理するべきチャネルを前記下位
制御部に通知するコード部とを備えることを特徴とする
請求項１に記載のプライオリティエンコーダ。
【請求項３】前記優先度決定部は、論理ゲートおよびセ
レクタにより構成されることを特徴とする請求項１又は
２に記載のプライオリティエンコーダ。
【請求項４】前記上位制御部および下位制御部間に複数
のプライオリティエンコーダを多段接続し、チャネル数
の増加に対応することを特徴とする請求項１、２又は３
に記載のプライオリティエンコーダ。
【請求項５】前記複数段のプライオリティエンコーダ
は、複数のプライオリティエンコーダを含む上段と、１
個の下段と、１段以上の中段とに配置されることを特徴
とする請求項１、２、３又は４に記載のプライオリティ
エンコーダ。
【請求項６】入力部に前記チャネル毎にチャネル要求信
号保持手段を設けることを特徴とする請求項１乃至５の
何れかに記載のプライオリティエンコーダ。
【請求項７】前記上位制御部がタイムシェアリング機能
を有する場合に、入力部に前記チャネル数に応じてセレ
クタを設けることを特徴とする請求項１乃至６の何れか
に記載のプライオリティエンコーダ。