JPH10232778A - 並列演算プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 効率のよい命令語体系を有する並列演算プロ
セッサ。 【解決手段】 並列に動作する演算器１、演算器２およ
び演算器３の３つの演算器を有するプロセッサに対する
命令語は、クラス１、クラス２およびクラス３に分類さ
れる。そして、クラス１は、演算器１、演算器２および
演算器３の内１つの演算器に対する命令語である。クラ
ス２は、演算器１と演算器２、演算器２と演算器３、お
よび演算器３と演算器１の各２つの演算器を並列に動作
させる命令語である。そして、クラス３は、全ての演算
器を並列に動作させる命令語である。このクラス別に分
類するために、各命令語の先頭から数ビットは、このク
ラスを表すＩＤを付与している。そして、この動作すべ
き演算器を示すクラス別を表すＩＤおよび各演算器への
動作（オペレーション）指示を行う部分（演算記述部）
は、可変長である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサの構成
に関し、特に、複数の演算器を有し、その複数の演算器
を用いて並列の演算を行うことができる並列演算プロセ
ッサに関するものである。

【０００２】

【従来の技術】従来、複数の演算器を有するプロセッサ
において、その複数の演算器に対する命令語体系（Inst
ruction Set ）にはいろいろのものが存在している。た
とえば、（１）１つの命令語により１つの演算器を制御
するような命令語体系もある。（２）１つの命令語のな
かに、各演算器を制御するためのフィールドを設け、そ
のフィールドにより各演算器を制御するようにする。こ
れは、命令語が長くなるのでＶＬＩＷ(very long in
struction word) と呼ばれている。

【０００３】そのＶＬＩＷの例を図１を用いて説明す
る。このＶＬＩＷのプロセッサ・アーキテクチャは、演
算器が３個ある例である。

【０００４】さて、図１（ａ）に演算器が３個あるＶＬ
ＩＷの命令語の例を示している。この命令語には、プロ
セッサが有する演算器１、演算器２、演算器３に対応す
るフィールド１、フィールド２、フィールド３がある。
この命令語の各フィールドは、各演算器を並列に動作さ
せるためのコードが格納される。

【０００５】このＶＬＩＷの命令語がプログラム・メモ
リ中に格納されている様子を示したのが、図１（ｂ）で
ある。図１（ｂ）において、斜線を引いたフィールド以
外には、ＮＯＰ（Ｎｏ Ｏｐｅｒａｔｉｏｎ：動作せ
ず）を意味するコードが格納されている。演算器を１つ
のみ動作させる場合は、他の演算器に対応する２つのフ
ィールドには、ＮＯＰが格納されている。並列に演算器
１と演算器２とを並列に動作させる場合は、フィールド
３がＮＯＰとなる。

【０００６】

【発明が解決しようとする課題】これらの命令語体系を
有するプロセッサでは、いろいろな問題がある。たとえ
ば、１つの命令語で１つの演算器を制御するような命令
語体系の場合は、複数ある演算器の並列処理を行うこと
が難しい。また、ＶＬＩＷにおいては、複数ある演算器
を並列に動作することは常にはないので、演算器対応に
設けた命令語の各フィールドを常に利用しているわけで
はない。図１（ｂ）に示したＶＬＩＷの命令語を格納し
たプログラム・メモリにおいて、ＮＯＰのフィールドが
多いことに注目されたい。このため、長い命令語のすべ
ての部分を常に有効利用してはいないので、長い命令語
を格納するためのメモリが多く必要であり、メモリ効率
が悪い。

【０００７】本発明のプロセッサのアーキテクチャは、
これらの問題を解決したプロセッサであり、本発明の目
的は並列演算を行うための新しい命令語体系を有するプ
ロセッサを提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数の演算器を有し、少なくとも２つの
前記演算器を並列に動作させることのできる並列演算プ
ロセッサにおいて、前記複数の演算器のうちどの演算器
を使用するかを指定するＩＤ部と、前記ＩＤ部で指定さ
れた演算器の動作を指示する演算記述部とを有する命令
語体系を持つことを特徴とする。

【０００９】このように命令語体系を構成することで、
命令語を演算器対応のフィールドに分ける必要がなく、
短い命令語で並列演算の動作を指定することができる。

【００１０】また、前記命令語は固定長とし、前記ＩＤ
部および演算記述部は可変長とすることができる。命令
語が固定長であるので、命令語の読み出しを効率よく行
うことができる。

【００１１】前記演算記述部の長さは、ＩＤ部で指定さ
れる演算器の個数が少ないほど長く構成することができ
る。複数の演算器を組み合わせて使用する演算の種類
が、演算器が多くなるにつれて少なくなる場合に、この
ような命令語体系とすることができる。

【００１２】並列演算プロセッサの命令語のデコーダ構
成は、前記ＩＤ部をデコードするＩＤデコーダと、前記
ＩＤデコーダの出力により前記演算記述部を選択する選
択部と、選択された演算記述部をデコードする複数の演
算デコーダと、前記ＩＤデコーダの出力により演算デコ
ーダの出力を選択するマルチプレクサとを有している。

【００１３】また、前記演算デコーダは、演算動作しな
い演算器に対しては、動作せず（ＮＯＰ）のコードを出
力している。

【００１４】

【発明の実施の形態】本発明の実施形態を、図面を参照
して詳細に説明する。

【００１５】図２（ａ）に、本発明による命令語体系の
例を示す。この例は、並列に動作する演算器１、演算器
２および演算器３の３つの演算器を有するプロセッサに
対する命令語である。命令語は、クラス１、クラス２お
よびクラス３に分類される。そして、クラス１は、演算
器１、演算器２および演算器３の内１つの演算器に対す
る命令語である。クラス２は、演算器１と演算器２、演
算器２と演算器３、および演算器３と演算器１の各２つ
の演算器を並列に動作させる命令語である。そして、ク
ラス３は、全ての演算器を並列に動作させる命令語であ
る。このクラス別に分類するために、各命令語の先頭か
ら数ビットは、このクラスを表すＩＤを付与している。

【００１６】そして、この動作すべき演算器を示すクラ
ス別を表すＩＤおよび各演算器への動作（オペレーショ
ン）指示を行う部分（演算記述部）は、可変長である。
そして、クラスＩＤと演算記述部との和である命令語の
長さは、命令語のメモリからの読み出し単位での固定長
である。このように構成することにより、効率的な命令
語体系とすることができる。これを以下に、詳しく説明
する。

【００１７】クラスＩＤの長さは、一般的に クラス１のＩＤ＜クラス２のＩＤ＜クラス３のＩＤ とする。このため、当然演算記述部の長さの関係は、 クラス１の演算記述部＞クラス２の演算記述部＞クラス
３の演算記述部 である。このように命令語を定義できることは、本願発
明者において、複数の演算器を並列に動作させる場合に
必要な各演算器に与える演算記述部の種類は、並列度が
高いほど少ない種類であることを発見したことにある。
このため、このように、クラスＩＤと演算記述部との組
み合わせにより、各演算器単独で動作する場合は、効率
的な命令語体系が構成できる。

【００１８】この命令語を格納した命令メモリの様子を
図２（ｂ）に示す。図１（ｂ）に示したＶＬＩＷの命令
メモリと比較すると、短い命令語で効率よく格納するこ
とができる。

【００１９】このように命令語体系を構成することで、
命令語を演算器対応のフィールドに分ける必要がなく、
短い命令語で効率よく並列演算の動作を指定することが
できる。

【００２０】上記の３つの演算器を有するプロセッサの
具体的な構成例を、図３および図４を用いて説明する。
図３は、このプロセッサの命令語のフォーマットであ
る。図４は、この様な命令語フォーマットを有する場合
の命令語デコーダの構成を示すブロック図である。

【００２１】図３において、このＩＤは４種類の命令語
を分類している。それは、 タイプＩ（０）：演算器Ａのみを動作 タイプＩＩ（１０）：演算器Ｂのみを動作 タイプＩＩＩ（１１０）：演算器Ｂおよび演算器Ｃを動
作 タイプＩＶ（１１１）：演算器Ａ、演算器Ｂおよび演算
器Ｃを動作 である。上記のクラス分けと対応させると、 クラス１：タイプＩおよびタイプＩＩ クラス２：タイプＩＩＩ クラス３：タイプＩＶ となる。この場合、プロセッサの種類等により、演算器
Ｃを単独に動作させる必要がないので、そのような命令
は用意されていない。また、演算器ＡおよびＢ、演算器
ＣおよびＡを並列に動作させる必要がないのでそのよう
な命令は用意されていない。もちろん、そのような命令
が必要な場合は、その命令に対するＩＤ、演算記述部を
定める必要がある。

【００２２】さて、上記のような命令語をデコードする
プロセッサの命令語デコーダの部分の構成例を図４を用
いて詳しく説明する。

【００２３】命令メモリ３０１から読み出された命令語
は、命令語デコーダ３０２でデコードされて、３つの演
算器である演算器Ａ３０３、演算器Ｂ３０４、演算器Ｃ
３０５に印加され、演算動作を行う。動作しない演算器
には、ＮＯＰ（動作せず）を意味するコード（例えば、
ａｌｌ ０：全てゼロ）が印加される。

【００２４】つぎに、命令デコーダ語３０２の内部構成
を説明する。

【００２５】命令メモリ３０１からの命令において、Ｉ
Ｄ部分（最大３ビット）は、ＩＤデコーダ３５１に入力
する。ＩＤデコーダ３５１においてデコードされた出力
は、選択回路３５２および３つのマルチプレクサ３５
７、３５８および３５９に入力して、選択するための信
号として利用される。

【００２６】さて、命令語の演算記述部は、ＩＤデコー
ダ３５１からの出力により選択回路３５２で各タイプ別
に選択される。タイプ別に選別された命令語の演算記述
部は、タイプ別の演算デコーダ３５３〜３５６にそれぞ
れ入力されて、各タイプ毎に、演算器Ａ，Ｂ，Ｃを動作
させるコードにデコードされる。動作しない演算器に対
してはＮＯＰを出力する。出力された各演算器ごとのコ
ードは、ＩＤデコーダ３５１からの信号により、マルチ
プレクサ３５７〜３５９で各演算器Ａ、ＢおよびＣに入
力される。各演算器は、入力されたコードにより指定さ
れた動作を行う。

【００２７】上記の例では、命令語の演算記述部のみを
命令デコーダに入力したが、ＩＤ部を含む命令語全体を
各演算デコーダに入力してもよい。

【００２８】上記で説明した構成は、特定の演算器を組
み合わせた並列処理を用いることの多い信号処理プロセ
ッサ（ＤＳＰ：デジタル・シグナル・プロセッサ）に適
用することが最適であるが、もちろん、汎用の並列演算
プロセッサにも適用することができる。

【００２９】

【発明の効果】上記の説明のように、本発明の命令語構
成を用いると、並列演算プロセッサにおいて、命令語を
格納している命令メモリを有効に利用できる。

【図面の簡単な説明】

【図１】従来のＶＬＩＷの命令語を説明する図である。

【図２】本発明の命令語体系の構成例を説明する図であ
る。

【図３】本発明の命令語の具体的な例を示す図である。

【図４】図３に示した命令語をデコードするためのブロ
ック図である。

【符号の説明】

３０１ 命令メモリ ３０２ 命令語デコーダ ３０３ 演算器Ａ ３０４ 演算器Ｂ ３０５ 演算器Ｃ ３５１ ＩＤデコーダ ３５２ 選択回路 ３５３〜３５６ タイプ別の演算デコーダ ３５７〜３５９ マルチプレクサ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の演算器を有し、少なくとも２つの
   前記演算器を並列に動作させることのできる並列演算プ
   ロセッサにおいて、 前記複数の演算器のうちどの演算器を使用するかを指定
   するＩＤ部と、 前記ＩＤ部で指定された演算器の動作を指示する演算記
   述部とを有する命令語体系を持つことを特徴とする並列
   演算プロセッサ。
2. 【請求項２】 請求項１記載の並列演算プロセッサにお
   いて、 前記命令語は固定長であり、前記ＩＤ部および演算記述
   部は可変長であることを特徴とする並列演算プロセッ
   サ。
3. 【請求項３】 請求項２記載の並列演算プロセッサにお
   いて、 前記演算記述部の長さは、ＩＤ部で指定される演算器の
   個数が少ないほど長いことを特徴とする並列演算プロセ
   ッサ。
4. 【請求項４】 請求項１〜３いずれか１つに記載の並列
   演算プロセッサにおいて、 前記ＩＤ部をデコードするＩＤデコーダと、 前記ＩＤデコーダの出力により演算記述部を選択する選
   択部と、 前記選択された演算記述部をデコードする複数の演算デ
   コーダと、 前記ＩＤデコーダの出力により、前記演算デコーダの出
   力を選択するするマルチプレクサと、 前記マルチプレクサの出力を入力して指定された演算動
   作を行う複数の演算器とを有することを特徴とする並列
   演算プロセッサ。
5. 【請求項５】 請求項４記載の並列演算プロセッサにお
   いて、 前記演算デコーダは、演算動作しない演算器に対して
   は、動作せず（ＮＯＰ）のコードを出力することを特徴
   とする並列演算プロセッサ。