JP2907165B2 - 論理合成システム - Google Patents
論理合成システムInfo
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- JP2907165B2 JP2907165B2 JP8328622A JP32862296A JP2907165B2 JP 2907165 B2 JP2907165 B2 JP 2907165B2 JP 8328622 A JP8328622 A JP 8328622A JP 32862296 A JP32862296 A JP 32862296A JP 2907165 B2 JP2907165 B2 JP 2907165B2
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Description
【0001】
【発明が属する技術分野】本発明は複数の3ステートバ
ッファによって構成されるワイヤードOR型セレクタ回
路を合成する論理合成システムに関するものである。
ッファによって構成されるワイヤードOR型セレクタ回
路を合成する論理合成システムに関するものである。
【0002】
【従来の技術】並列に入力される複数の入力信号(以
下、被選択信号と称す)のなかから、選択信号にしたが
って1つの被選択信号を選んで出力するセレクタ回路を
論理合成システムによって合成する場合、被選択信号が
増えるにつれて入力から出力までの論理ゲートの段数が
多くなるため、遅延量が大きくなる問題が発生する。
下、被選択信号と称す)のなかから、選択信号にしたが
って1つの被選択信号を選んで出力するセレクタ回路を
論理合成システムによって合成する場合、被選択信号が
増えるにつれて入力から出力までの論理ゲートの段数が
多くなるため、遅延量が大きくなる問題が発生する。
【0003】遅延量を小さくするためには、AND、O
R等の論理ゲートによって構成されたセレクタ回路を、
被選択信号が入力され、出力が共通に接続された複数の
3ステートバッファと、選択信号をデコードし、複数の
3ステートバッファのうちのいずれか1つを選んで被選
択信号を出力させるための制御信号を各3ステートバッ
ファの制御端子に出力するデコーダ回路とからなるワイ
ヤードOR型セレクタ回路に変換する手法が一般に用い
られている。
R等の論理ゲートによって構成されたセレクタ回路を、
被選択信号が入力され、出力が共通に接続された複数の
3ステートバッファと、選択信号をデコードし、複数の
3ステートバッファのうちのいずれか1つを選んで被選
択信号を出力させるための制御信号を各3ステートバッ
ファの制御端子に出力するデコーダ回路とからなるワイ
ヤードOR型セレクタ回路に変換する手法が一般に用い
られている。
【0004】従来の論理合成システムでは、設計された
ディジタル回路のなかからセレクタ回路をセレクタ回路
認識手段で認識し、そのセレクタ回路を必要に応じて人
がワイヤードOR型セレクタ回路に変換していた。
ディジタル回路のなかからセレクタ回路をセレクタ回路
認識手段で認識し、そのセレクタ回路を必要に応じて人
がワイヤードOR型セレクタ回路に変換していた。
【0005】
【発明が解決しようとする課題】しかしながら上記した
ような従来の論理合成システムでは、セレクタ回路をワ
イヤードOR型セレクタ回路に変換する際に人が変換し
なければならないため、変換ミスが生じていた。
ような従来の論理合成システムでは、セレクタ回路をワ
イヤードOR型セレクタ回路に変換する際に人が変換し
なければならないため、変換ミスが生じていた。
【0006】また、ワイヤードOR型セレクタ回路を構
成する3ステートバッファは、制御端子にOFF信号
(ハイレベル信号、またはロウレベル信号)が入力され
ると出力がハイインピーダンス状態になるため、選択信
号に余分な組み合せがあり、3ステートバッファが何も
選択されないと、セレクタ回路の出力がハイインピーダ
ンス状態に陥るという問題があった。このことを防止す
るためには、出力がハイインピーダンス状態にならない
ような保護回路を挿入する必要があるが、人による変換
では挿入忘れや挿入ミスが生じる問題があった。
成する3ステートバッファは、制御端子にOFF信号
(ハイレベル信号、またはロウレベル信号)が入力され
ると出力がハイインピーダンス状態になるため、選択信
号に余分な組み合せがあり、3ステートバッファが何も
選択されないと、セレクタ回路の出力がハイインピーダ
ンス状態に陥るという問題があった。このことを防止す
るためには、出力がハイインピーダンス状態にならない
ような保護回路を挿入する必要があるが、人による変換
では挿入忘れや挿入ミスが生じる問題があった。
【0007】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、人によ
るワイヤードOR型セレクタ回路の合成をなくして、ミ
スを防止した信頼性の高い論理合成システムを提供する
ことを目的とする。
る問題点を解決するためになされたものであり、人によ
るワイヤードOR型セレクタ回路の合成をなくして、ミ
スを防止した信頼性の高い論理合成システムを提供する
ことを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
本発明の論理合成システムは、並列に入力される複数の
被選択信号のなかから、選択信号にしたがって1つの被
選択信号を選択して出力するセレクタ回路を、前記被選
択信号がそれぞれ入力され、出力が共通に接続される複
数の3ステートバッファと、前記選択信号をデコード
し、複数の前記3ステートバッファのうちのいずれか1
つを選択して前記被選択信号を出力させるための制御信
号をそれぞれ前記3ステートバッファの制御端子に出力
するデコーダ回路とを有するワイヤードOR型セレクタ
回路に変換する論理合成システムにおいて、前記セレク
タ回路を前記ワイヤードOR型セレクタ回路に変換する
か否かの判定を行うルールベース参照手段と、前記ルー
ルベース参照手段の前記判定の条件が格納されるルール
ベースと、前記ワイヤードOR型セレクタ回路に変換す
ると判定されたセレクタ回路を前記ワイヤードOR型セ
レクタ回路に変換するワイヤードOR変換手段と、前記
選択信号によって該ワイヤードOR型セレクタ回路の前
記3ステートバッファが何も選択されないときがあるか
否かのチェックを行う選択漏れチェック手段と、前記3
ステートバッファが何も選択されないときに該ワイヤー
ドOR型セレクタ回路の出力がハイインピーダンス状態
にならないようにする保護回路を挿入する保護回路挿入
手段と、を有することを特徴とする。
本発明の論理合成システムは、並列に入力される複数の
被選択信号のなかから、選択信号にしたがって1つの被
選択信号を選択して出力するセレクタ回路を、前記被選
択信号がそれぞれ入力され、出力が共通に接続される複
数の3ステートバッファと、前記選択信号をデコード
し、複数の前記3ステートバッファのうちのいずれか1
つを選択して前記被選択信号を出力させるための制御信
号をそれぞれ前記3ステートバッファの制御端子に出力
するデコーダ回路とを有するワイヤードOR型セレクタ
回路に変換する論理合成システムにおいて、前記セレク
タ回路を前記ワイヤードOR型セレクタ回路に変換する
か否かの判定を行うルールベース参照手段と、前記ルー
ルベース参照手段の前記判定の条件が格納されるルール
ベースと、前記ワイヤードOR型セレクタ回路に変換す
ると判定されたセレクタ回路を前記ワイヤードOR型セ
レクタ回路に変換するワイヤードOR変換手段と、前記
選択信号によって該ワイヤードOR型セレクタ回路の前
記3ステートバッファが何も選択されないときがあるか
否かのチェックを行う選択漏れチェック手段と、前記3
ステートバッファが何も選択されないときに該ワイヤー
ドOR型セレクタ回路の出力がハイインピーダンス状態
にならないようにする保護回路を挿入する保護回路挿入
手段と、を有することを特徴とする。
【0009】このとき、前記保護回路は、入力が接地さ
れ、出力が複数の前記3ステートバッファの出力と共通
に接続される保護用3ステートバッファと、前記デコー
ダ回路の出力のうち、前記3ステートバッファの制御端
子に未接続の制御信号がそれぞれ入力され、該制御信号
の論理和を前記保護用3ステートバッファの制御端子に
出力する論理和回路と、を有していてもよい。
れ、出力が複数の前記3ステートバッファの出力と共通
に接続される保護用3ステートバッファと、前記デコー
ダ回路の出力のうち、前記3ステートバッファの制御端
子に未接続の制御信号がそれぞれ入力され、該制御信号
の論理和を前記保護用3ステートバッファの制御端子に
出力する論理和回路と、を有していてもよい。
【0010】上記のように構成された論理合成システム
は、ルールベース参照手段によってワイヤードOR型セ
レクタ回路に変換すると判定されたセレクタ回路が、ワ
イヤードOR変換手段によって自動的にワイヤードOR
型セレクタ回路に変換されるため、人が変換することに
よる変換ミスが防止される。
は、ルールベース参照手段によってワイヤードOR型セ
レクタ回路に変換すると判定されたセレクタ回路が、ワ
イヤードOR変換手段によって自動的にワイヤードOR
型セレクタ回路に変換されるため、人が変換することに
よる変換ミスが防止される。
【0011】また、保護回路挿入手段によって保護回路
を挿入することで、3ステートバッファが何も選択され
ないときにワイヤードOR型セレクタ回路の出力がハイ
インピーダンス状態になることが防止される。
を挿入することで、3ステートバッファが何も選択され
ないときにワイヤードOR型セレクタ回路の出力がハイ
インピーダンス状態になることが防止される。
【0012】さらに、ルールベース参照手段の判定条件
が格納されるルールベースを有することで、利用者の要
求に合わせたセレクタ回路が提供される。
が格納されるルールベースを有することで、利用者の要
求に合わせたセレクタ回路が提供される。
【0013】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【0014】図1は本発明の論理合成システムの構成を
示すブロック図である。図2は図1に示した論理合成シ
ステムのルールベース参照手段の処理手順を示すフロー
チャートであり、図3は図1に示した論理合成システム
のワイヤードOR変換手段の処理手順を示すフローチャ
ートである。また、図4は図1に示した論理合成システ
ムの選択漏れチェック手段の処理手順を示すフローチャ
ートである。
示すブロック図である。図2は図1に示した論理合成シ
ステムのルールベース参照手段の処理手順を示すフロー
チャートであり、図3は図1に示した論理合成システム
のワイヤードOR変換手段の処理手順を示すフローチャ
ートである。また、図4は図1に示した論理合成システ
ムの選択漏れチェック手段の処理手順を示すフローチャ
ートである。
【0015】図1において、本発明の論理合成システム
は、設計されたディジタル回路のなかからセレクタ回路
を認識するセレクタ回路認識手段1と、認識されたセレ
クタ回路をワイヤードOR型セレクタ回路に変換するか
否かを判定するための判定条件が格納されるルールベー
ス2と、ルールベース2に格納された判定条件に基づい
て判定を行うルールベース参照手段3と、セレクタ回路
をワイヤードOR型セレクタ回路に変換するワイヤード
OR変換手段4と、被選択信号を出力する3ステートバ
ッファが何も選択されないときがあるか否かをチェック
する選択漏れチェック手段5と、被選択信号が何も選択
されないときにワイヤードOR型セレクタ回路の出力を
ハイインピーダンス状態にしないようにする保護回路を
挿入する保護回路挿入手段6とによって構成されてい
る。
は、設計されたディジタル回路のなかからセレクタ回路
を認識するセレクタ回路認識手段1と、認識されたセレ
クタ回路をワイヤードOR型セレクタ回路に変換するか
否かを判定するための判定条件が格納されるルールベー
ス2と、ルールベース2に格納された判定条件に基づい
て判定を行うルールベース参照手段3と、セレクタ回路
をワイヤードOR型セレクタ回路に変換するワイヤード
OR変換手段4と、被選択信号を出力する3ステートバ
ッファが何も選択されないときがあるか否かをチェック
する選択漏れチェック手段5と、被選択信号が何も選択
されないときにワイヤードOR型セレクタ回路の出力を
ハイインピーダンス状態にしないようにする保護回路を
挿入する保護回路挿入手段6とによって構成されてい
る。
【0016】このような構成において、次に図2〜図4
のフローチャートを参照して上記各手段の動作について
説明する。
のフローチャートを参照して上記各手段の動作について
説明する。
【0017】図2において、セレクタ回路認識手段1に
よって、ディジタル回路中のセレクタ回路が認識される
と、ルールベース参照手段3は、ルールベース2に格納
された判定条件を読み出し(ステップS31)、その判
定条件に基づいて認識されたセレクタ回路をワイヤード
OR型セレクタ回路に変換するか否かを判定する(ステ
ップS32)。認識されたセレクタ回路をワイヤードO
R型セレクタ回路に変換すると判定した場合、ワイヤー
ドOR変換手段4に対してその旨の指示を与える(ステ
ップS33)。また、ワイヤードOR型セレクタ回路に
変換しないと判定した場合は処理を終了して、次のセレ
クタ回路の判定処理まで待機する(ステップS34)。
よって、ディジタル回路中のセレクタ回路が認識される
と、ルールベース参照手段3は、ルールベース2に格納
された判定条件を読み出し(ステップS31)、その判
定条件に基づいて認識されたセレクタ回路をワイヤード
OR型セレクタ回路に変換するか否かを判定する(ステ
ップS32)。認識されたセレクタ回路をワイヤードO
R型セレクタ回路に変換すると判定した場合、ワイヤー
ドOR変換手段4に対してその旨の指示を与える(ステ
ップS33)。また、ワイヤードOR型セレクタ回路に
変換しないと判定した場合は処理を終了して、次のセレ
クタ回路の判定処理まで待機する(ステップS34)。
【0018】図3において、ワイヤードOR変換手段4
は、ワイヤードOR型セレクタ回路に変換する旨の指示
を受け取ると、そのセレクタ回路をワイヤードOR型セ
レクタ回路に変換する。
は、ワイヤードOR型セレクタ回路に変換する旨の指示
を受け取ると、そのセレクタ回路をワイヤードOR型セ
レクタ回路に変換する。
【0019】ワイヤードOR変換手段4は、まず、被選
択信号を入力とする複数の3ステートバッファを生成し
(ステップS41)、各3ステートバッファの出力をそ
れぞれ共通に接続する(ステップS42)。次に、被選
択信号を選ぶための選択信号を入力とするデコーダ回路
を生成し(ステップS43)、デコーダ回路の出力を各
3ステートバッファの制御端子にそれぞれ接続する(ス
テップS44)。
択信号を入力とする複数の3ステートバッファを生成し
(ステップS41)、各3ステートバッファの出力をそ
れぞれ共通に接続する(ステップS42)。次に、被選
択信号を選ぶための選択信号を入力とするデコーダ回路
を生成し(ステップS43)、デコーダ回路の出力を各
3ステートバッファの制御端子にそれぞれ接続する(ス
テップS44)。
【0020】ワイヤードOR型セレクタ回路に変換され
たセレクタ回路は、選択漏れチェック手段5によって、
被選択信号を出力する3ステートバッファが何も選択さ
れないときがあるか否かをチェックする。
たセレクタ回路は、選択漏れチェック手段5によって、
被選択信号を出力する3ステートバッファが何も選択さ
れないときがあるか否かをチェックする。
【0021】図4において、選択漏れチェック手段5
は、被選択信号の数と、選択信号の組み合せ数を比較し
(ステップS51)、選択信号の組み合せ数が被選択信
号の数よりも多い場合、3ステートバッファが何も選択
されないときがあると判定し、その旨、保護回路挿入手
段6に通知する(ステップS52)。選択信号の組み合
せ数が被選択信号の数以下の場合、3ステートバッファ
が何も選択されないときがないと判定し、次の判定処理
まで待機する(ステップS53)。
は、被選択信号の数と、選択信号の組み合せ数を比較し
(ステップS51)、選択信号の組み合せ数が被選択信
号の数よりも多い場合、3ステートバッファが何も選択
されないときがあると判定し、その旨、保護回路挿入手
段6に通知する(ステップS52)。選択信号の組み合
せ数が被選択信号の数以下の場合、3ステートバッファ
が何も選択されないときがないと判定し、次の判定処理
まで待機する(ステップS53)。
【0022】保護回路挿入手段6は、被選択信号が何も
選択されないときがある旨を受け取ると、保護回路を挿
入する。なお、保護回路は3ステートバッファの出力が
必ず”H”(ハイレベル)または”L”(ロウレベル)
に確定されるような回路を構成する。
選択されないときがある旨を受け取ると、保護回路を挿
入する。なお、保護回路は3ステートバッファの出力が
必ず”H”(ハイレベル)または”L”(ロウレベル)
に確定されるような回路を構成する。
【0023】このような構成にすることで、セレクタ回
路がゲート遅延の少ないワイヤードOR型セレクタ回路
に変換されるため、ゲート遅延のより少ないセレクタ回
路を得ることができる。
路がゲート遅延の少ないワイヤードOR型セレクタ回路
に変換されるため、ゲート遅延のより少ないセレクタ回
路を得ることができる。
【0024】この際、論理合成システムによって自動的
にワイヤードOR型セレクタ回路に変換されるため、入
が変換することによる変換ミスが防止される。また、保
護回路を挿入することで出力がハイインピーダンス状態
になることが防止されるため、信頼性の高いセレクタ回
路を得ることができる。
にワイヤードOR型セレクタ回路に変換されるため、入
が変換することによる変換ミスが防止される。また、保
護回路を挿入することで出力がハイインピーダンス状態
になることが防止されるため、信頼性の高いセレクタ回
路を得ることができる。
【0025】さらに、ルールベースを参照してワイヤー
ドOR型セレクタ回路に変換するため、利用者の要求に
合わせたセレクタ回路を提供することができる。
ドOR型セレクタ回路に変換するため、利用者の要求に
合わせたセレクタ回路を提供することができる。
【0026】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0027】図5はセレクタ回路を備えたディジタル回
路の構成を示す回路図である。また、図6は図1に示し
た論理合成システムの保護回路挿入手段の処理手順の実
施例を示すフローチャートであり、図7は保護回路が挿
入されたワイヤードOR型セレクタ回路の構成を示す回
路図である。
路の構成を示す回路図である。また、図6は図1に示し
た論理合成システムの保護回路挿入手段の処理手順の実
施例を示すフローチャートであり、図7は保護回路が挿
入されたワイヤードOR型セレクタ回路の構成を示す回
路図である。
【0028】図5に示すようなディジタル回路10が構
成されている場合、セレクタ回路認識手段1は、ディジ
タル回路10の中から、第1のセレクタ回路11、第2
のセレクタ回路12、および第3のセレクタ回路13を
それぞれセレクタ回路として認識する。
成されている場合、セレクタ回路認識手段1は、ディジ
タル回路10の中から、第1のセレクタ回路11、第2
のセレクタ回路12、および第3のセレクタ回路13を
それぞれセレクタ回路として認識する。
【0029】ここで、第1のセレクタ回路11は、その
出力がフリップフロップ回路14のクロック入力端子C
に接続されている。
出力がフリップフロップ回路14のクロック入力端子C
に接続されている。
【0030】今、回路設計者から「クロックラインはよ
り安全に設計したい」という要求があった場合、この第
1のセレクタ回路11は論理ゲートで構成し、ワイヤー
ドOR型セレクタ回路に変換しない方が良い。
り安全に設計したい」という要求があった場合、この第
1のセレクタ回路11は論理ゲートで構成し、ワイヤー
ドOR型セレクタ回路に変換しない方が良い。
【0031】ルールベース2に、例えば「出力がクロッ
クラインに接続されるセレクタ回路はワイヤードOR型
セレクタ回路に変換しない」と定義しておけば、ルール
ベース参照手段3は第1のセレクタ回路11をワイヤー
ドOR型セレクタ回路への変換対象から除外する。
クラインに接続されるセレクタ回路はワイヤードOR型
セレクタ回路に変換しない」と定義しておけば、ルール
ベース参照手段3は第1のセレクタ回路11をワイヤー
ドOR型セレクタ回路への変換対象から除外する。
【0032】したがって、ルールベース2を参照して利
用者の要求に合わせたセレクタ回路を生成することがで
きる。
用者の要求に合わせたセレクタ回路を生成することがで
きる。
【0033】図6において、本実施例の保護回路挿入手
段6は、まず入力が接地された保護用3ステートバッフ
ァを生成し、その出力を他の3ステートバッファの出力
と接続する(ステップS61)。
段6は、まず入力が接地された保護用3ステートバッフ
ァを生成し、その出力を他の3ステートバッファの出力
と接続する(ステップS61)。
【0034】次に、ワイヤードOR変換手段4によって
生成されたデコーダ回路の出力のうち、3ステートバッ
ファの制御端子と未接続のものをORゲートで束ねる
(ステップS62)。そして、ORゲートの出力を入力
が接地された3ステートバッファの制御端子に接続する
(ステップS63)。
生成されたデコーダ回路の出力のうち、3ステートバッ
ファの制御端子と未接続のものをORゲートで束ねる
(ステップS62)。そして、ORゲートの出力を入力
が接地された3ステートバッファの制御端子に接続する
(ステップS63)。
【0035】次に、このような手順でワイヤードORセ
レクタ回路が合成される様子を図7を参照して説明す
る。
レクタ回路が合成される様子を図7を参照して説明す
る。
【0036】図7(a)において、ワイヤードOR型セ
レクタ回路に変換される被変換セレクタ回路21は、選
択信号Si(i=0〜k−1)にしたがって、被選択信
号Di(i=0〜n−1)の中からいずれか1つを選択
し、端子Yから出力する回路である。
レクタ回路に変換される被変換セレクタ回路21は、選
択信号Si(i=0〜k−1)にしたがって、被選択信
号Di(i=0〜n−1)の中からいずれか1つを選択
し、端子Yから出力する回路である。
【0037】図7(b)において、被変換セレクタ回路
21をワイヤードOR型セレクタ回路に変換する場合、
まず、ワイヤードOR変換手段4は、図3に示す手順に
したがって、被選択信号Diを入力とする複数の3ステ
ートバッファ22を生成し、各3ステートバッファ22
の出力をそれぞれ接続する。
21をワイヤードOR型セレクタ回路に変換する場合、
まず、ワイヤードOR変換手段4は、図3に示す手順に
したがって、被選択信号Diを入力とする複数の3ステ
ートバッファ22を生成し、各3ステートバッファ22
の出力をそれぞれ接続する。
【0038】次に、選択信号Siを入力とするデコーダ
回路23を生成し、デコーダ回路23の出力を各3ステ
ートバッファ22の制御端子Sにそれぞれ接続する。
回路23を生成し、デコーダ回路23の出力を各3ステ
ートバッファ22の制御端子Sにそれぞれ接続する。
【0039】このとき、デコード回路23から出力され
る制御信号の組み合せmは、m=2 k となり、n<mの
とき、3ステートバッファ22を何も選択しない場合が
生じる。
る制御信号の組み合せmは、m=2 k となり、n<mの
とき、3ステートバッファ22を何も選択しない場合が
生じる。
【0040】保護回路挿入手段6は、図6に示した手順
にしたがい、まず、保護回路24として入力が接地され
た3ステートバッファを生成し、デコーダ回路23の出
力のうち、3ステートバッファ22の制御端子Sと接続
されていない(m−n)本の出力をORゲート25の入
力にそれぞれ接続する。そして、ORゲート25の出力
を保護回路24を構成する3ステートバッファの制御端
子Sに接続する。
にしたがい、まず、保護回路24として入力が接地され
た3ステートバッファを生成し、デコーダ回路23の出
力のうち、3ステートバッファ22の制御端子Sと接続
されていない(m−n)本の出力をORゲート25の入
力にそれぞれ接続する。そして、ORゲート25の出力
を保護回路24を構成する3ステートバッファの制御端
子Sに接続する。
【0041】したがって、被選択信号Diが何も選択さ
れないときでも、保護回路24からロウレベルの信号が
出力されるため、被変換セレクタ回路21の出力がハイ
インピーダンス状態になることがない。
れないときでも、保護回路24からロウレベルの信号が
出力されるため、被変換セレクタ回路21の出力がハイ
インピーダンス状態になることがない。
【0042】なお、保護回路24の構成はこれに限る必
要はなく、ワイヤードOR型セレクタ回路の出力が必ず
ハイレベルまたはロウレベルに確定される回路であれば
他の構成にしてもよい。
要はなく、ワイヤードOR型セレクタ回路の出力が必ず
ハイレベルまたはロウレベルに確定される回路であれば
他の構成にしてもよい。
【0043】このような保護回路24を挿入すること
で、ワイヤードOR型セレクタ回路の出力がハイインピ
ーダンス状態になることが防止され、信頼性の高いワイ
ヤードOR型セレクタ回路を得ることができる。
で、ワイヤードOR型セレクタ回路の出力がハイインピ
ーダンス状態になることが防止され、信頼性の高いワイ
ヤードOR型セレクタ回路を得ることができる。
【0044】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【0045】論理合成システムによって自動的にワイヤ
ードOR型セレクタ回路に変換されるため、入が変換す
ることによる変換ミスが防止される。
ードOR型セレクタ回路に変換されるため、入が変換す
ることによる変換ミスが防止される。
【0046】また、保護回路を挿入することで出力がハ
イインピーダンス状態になることが防止されるため、信
頼性の高いセレクタ回路を得ることができる。
イインピーダンス状態になることが防止されるため、信
頼性の高いセレクタ回路を得ることができる。
【0047】さらに、ルールベースを参照してワイヤー
ドOR型セレクタ回路に変換するため、利用者の要求に
合わせたセレクタ回路を提供することができる。
ドOR型セレクタ回路に変換するため、利用者の要求に
合わせたセレクタ回路を提供することができる。
【図1】本発明の論理合成システムの構成を示すブロッ
ク図である。
ク図である。
【図2】図1に示した論理合成システムのルールベース
参照手段の処理手順を示すフローチャートである。
参照手段の処理手順を示すフローチャートである。
【図3】図1に示した論理合成システムのワイヤードO
R変換手段の処理手順を示すフローチャートである。
R変換手段の処理手順を示すフローチャートである。
【図4】図1に示した論理合成システムの選択漏れチェ
ック手段の処理手順を示すフローチャートである。
ック手段の処理手順を示すフローチャートである。
【図5】セレクタ回路を備えたディジタル回路の構成を
示す回路図である。
示す回路図である。
【図6】図1に示した論理合成システムの保護回路挿入
手段の処理手順の実施例を示すフローチャートである。
手段の処理手順の実施例を示すフローチャートである。
【図7】保護回路が挿入されたワイヤードOR型セレク
タ回路の構成を示す回路図である。
タ回路の構成を示す回路図である。
1 セレクタ回路認識手段 2 ルールベース 3 ルールベース参照手段 4 ワイヤードOR変換手段 5 選択漏れチェック手段 6 保護回路挿入手段 10 ディジタル回路 11 第1のセレクタ回路 12 第2のセレクタ回路 13 第3のセレクタ回路 14 フリップフロップ回路 21 セレクタ回路 22 3ステートバッファ 23 デコーダ回路 24 保護回路 25 OR回路
Claims (2)
- 【請求項1】 並列に入力される複数の被選択信号のな
かから、選択信号にしたがって1つの被選択信号を選択
して出力するセレクタ回路を、 前記被選択信号がそれぞれ入力され、出力が共通に接続
される複数の3ステートバッファと、前記選択信号をデ
コードし、複数の前記3ステートバッファのうちのいず
れか1つを選択して前記被選択信号を出力させるための
制御信号をそれぞれ前記3ステートバッファの制御端子
に出力するデコーダ回路とを有するワイヤードOR型セ
レクタ回路に変換する論理合成システムにおいて、 前記セレクタ回路を前記ワイヤードOR型セレクタ回路
に変換するか否かの判定を行うルールベース参照手段
と、 前記ルールベース参照手段の前記判定の条件が格納され
るルールベースと、 前記ワイヤードOR型セレクタ回路に変換すると判定さ
れたセレクタ回路を前記ワイヤードOR型セレクタ回路
に変換するワイヤードOR変換手段と、 前記選択信号によって該ワイヤードOR型セレクタ回路
の前記3ステートバッファが何も選択されないときがあ
るか否かのチェックを行う選択漏れチェック手段と、 前記3ステートバッファが何も選択されないときに該ワ
イヤードOR型セレクタ回路の出力がハイインピーダン
ス状態にならないようにする保護回路を挿入する保護回
路挿入手段と、を有することを特徴とする論理合成シス
テム。 - 【請求項2】 請求項1に記載の論理合成システムにお
いて、 前記保護回路は、 入力が接地され、出力が複数の前記3ステートバッファ
の出力と共通に接続される保護用3ステートバッファ
と、 前記デコーダ回路の出力のうち、前記3ステートバッフ
ァの制御端子に未接続の制御信号がそれぞれ入力され、
該制御信号の論理和を前記保護用3ステートバッファの
制御端子に出力する論理和回路と、 を有することを特徴とする論理合成システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8328622A JP2907165B2 (ja) | 1996-12-09 | 1996-12-09 | 論理合成システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8328622A JP2907165B2 (ja) | 1996-12-09 | 1996-12-09 | 論理合成システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10171846A JPH10171846A (ja) | 1998-06-26 |
JP2907165B2 true JP2907165B2 (ja) | 1999-06-21 |
Family
ID=18212330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8328622A Expired - Lifetime JP2907165B2 (ja) | 1996-12-09 | 1996-12-09 | 論理合成システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2907165B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4738719B2 (ja) | 2003-05-09 | 2011-08-03 | ルネサスエレクトロニクス株式会社 | 半導体回路装置の設計方法、設計された半導体回路装置、設計システム、及び記録媒体 |
-
1996
- 1996-12-09 JP JP8328622A patent/JP2907165B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10171846A (ja) | 1998-06-26 |
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