KR950007439B1 - 데이타 통신장치의 수신에러 교정 회로 - Google Patents

Abstract

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Description

데이타 통신장치의 수신에러 교정 회로

제1도는 본 발명이 적용되는 전체 시스템의 블럭도.

제2도는 본 발명의 일실시예에 적용된 데이타 구조도.

제3도는 본 발명의 일실시예에 따르는 구체도.

제4도는 제3도중 클럭 생성부(110)의 상세회로도.

제5도는 제4도에 따른 동작 타이밍도.

본 발명은 데이타 통신장치의 수신에러 교정 회로에 관한 것으로, 특히 원격검침이나 안전관리 분야에서 사용되는 모뎀수신부를 가지는 데이타 통신장치의 수신에러를 다수결 판정에 의해 효과적으로 교정하기 위한 회로에 관한 것이다.

일반적으로, 데이타 통신장치의 모뎀수신부는 공중전화망을 통하여 수신되는 원격검침용 데이타나 안전관리용 데이타를 변조되기 이전의 원래의 데이타로 복조하는 기능을 수행한다. 이러한 상기 수신부는 대역확산 스펙트럼(spread spectrum)방식으로 수신되는 상기의 데이타를 복구하기 위해 복구회로 및 데이타 분리부를 가지며, 또한 전송로의 크로스 토크(cross ralk)나 노이즈 등에 기인되는 수신에러를 교정하기 위하여 해밍 디코더(Hamming Decorder)를 통상적으로 포함하고 있다. 즉, 종래의 수신부는 제1도와 같은 시스템 구성에서 수신에러 교정회로(100 ; 본 발명의 블럭임)를 제외한 나머지의 블럭 구성을 가지고 있었다. 따라서 상기의 수신에러를 교정하는 범위는 상기 해밍 디코더의 능력에 의존함을 알 수 있는데, 한 프레임의 데이타가 거의 유실될 경우 교정은 불가능하게 된다. 즉, 상기의 디코더는 해밍 부호가 가지는 범위 이내에서만 교정능력이 있으며, 통상 1비트 정도의 에러정정 능력을 가진다.

따라서, 상기한 종래의 수신 장치로서는 한 두비트 정도의 에러만을 정정할 수 있었을 뿐이며, 한 프레임내에서 여러 비트 이상의 에러가 발생할 경우 이를 교정할 수 없는 문제점이 있어 왔다. 그러므로 이에따른 수신 데이타의 신뢰성이 저하 되었음은 당연하다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 수신에러 교정 회로를 제공함에 있다. 본 발명의 다른 목적은 수신데이타의 신뢰성을 개선할 수 있는 데이타 통신장치의 수신에러 교정 회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명에 따르면, 해밍 디코더로부터 제공되는 디코딩 데이타를 교호적으로 인가되는 제1, 2래치 클럭신호에 응답하여 래치출력하는 래치 수단과, 인가되는 제1, 2래치신호와 수신되는 데이타 프레임의 헤드데이타 및 미리 설정된 데이타를 논리 게이팅하여 제1, 2상태를 가지는 제1, 2제어신호 및 상기 제1, 2래치 클럭신호를 생성하는 클럭 생성수단과, 상기 래치수단의 래치출력 데이타를 상기 클럭 생성수단의 상기 제1, 2제어신호로써 각기 게이팅하여 카운팅 클럭을 제공하는 논리수단과, 상기 논리수단으로부터 출력되는 상기 카운팅 클럭을 미리 설정된 분주비로 분주하여 출력하는 카운팅 수단과, 상기 카운팅 수단에 의해 출력되는 카운팅 데이타를 미리 설정된 다수결 판정 데이타와 각기 비교하여 에러교정된 다수결 데이타를 만드는 비교수단을 가짐을 특징으로 한다. 상기의 각 수단들로서 구성된 본 발명의 수신 에러교정 회로(100)는 제1도에 나타난 바와 같이 해밍 디코더(12)와 수신버퍼(14) 사이에 마련되며, 상기 해밍 디코더(12)에서 교정하지 못하는 즉, 한 프레임내의 다수의 데이타 에러를 다수결 판정의 원리에 의해 교정하는 것이다.

따라서 수신되는 데이타는 이중적으로 보호됨으로 신뢰성이 향상될 수 있을 것이다. 상기 해밍 디코더(12)에서 출력되는 상기 디코딩 데이타가 예를들어, 4비트의 병렬 데이타라고 하면, 상기 래치수단은 먼저 인가되는 상위 4비트 디코딩 데이타를 상기 제1래치 클럭신호에 응답하여 래치출력하며, 나중 인가되는 하위 4비트 디코딩 데이타를 상기 제2래치 클럭신호에 응답하여 래치출력한다. 여기서, 상기 제1, 2래치 클럭신호는 상기 클럭 생성부(11)로부터 제공되는 하이, 로우 형태의 클럭이며, 동일 시점에서는 서로 상반되는 논리를 가진다. 이러한 이유는 통상 한프레임내에서 8비트의 수신데이타가 존재할 경우 상기 해밍 디코더(12)의 출력이 4비트이므로 상기 8비트를 모두 래치하기 위한 것이다. 또한 여기서 상기 상위와 하위의 래치에 따른 지연은 수신되는 데이타의 속도에 비하여 너무나 빠른 속도이므로 무시될 수 있다. 상기 래치수단은 데이타를 일시적으로 보관하기 위한 소자로서 이루어지며, 예를들어 범용소자인 "74LS374"로써도 구현할 수 있다.

상기 클럭 생성수단은 상기 제1, 2래치신호를 상기 제1도의 수신제어부(10)로부터 입력하고, 상기 수신되는 데이타의 프레임내에 포함된 헤드데이타(H0, H1)를 상기 제1도의 수신제어부(10)로부터 수신하며, 상기 미리 설정된 데이타(CD6, CD7)를 시스템의 전반적인 동작을 제어하는 중앙처리장치(도시하지 않음)로부터 수신하여 다수의 논리소자 및 래치소자로써 게이팅함에 의해 하이, 로우 형태의 상기 제1, 2제어신호 및 상기 제1, 2래치 클럭신호를 생성한다.

상기 논리수단은 상기 클럭 생성수단의 상기 제1, 2제어신호와 상기 래치수단의 래치출력데이타를 각기 논리곱하여 상기 카운팅 클럭을 제공하는데, 예를들어 상기 래치출력 데이타가 병렬 8비트의 데이타일 경우에 8개의 앤드게이트로서 구현된다. 이때 상기 각각의 앤드게이트의 일측 입력에는 상기 8비트의 데이타가 각기 하나씩 인가되며, 상기 제1, 2제어신호는 상기 각각의 앤드게이트의 타측 입력에 반씩 공통으로 인가된다.

상기 카운팅 수단은 상기 논리수단으로부터 제공되는 카운팅 클럭을 상기 래치수단의 래치출력 데이타가 8비트일 경우, 4분주하기 위하 4진 비동기 리플 카운터로 구현된다.

상기 비교수단은 상기 카운팅 수단으로부터 제공되는 카운팅 데이타를 상기 중앙처리장치에서 인가되는 미리 설정된 다수결 판정데이타와 비교하는 8개의 4비트 비교기로서 구현된다. 바로 여기서, 상기한 본 발명의 목적들이 달성되어지는 것이다. 즉, 하나의 프레임내에서 상기 해밍 디코더(12)가 교정하지 못할 정도의 에러가 발생하였더라도 이전 프레임내의 데이타와 현재 프레임내의 데이타를 다수결의 원리에 의해 비교판정함으로써 에러를 교정할 수 있게 되는 것이다. 예를들어, 하나의 메세지를 10프레임으로써 반복하여 전송할 경우에 4프레임 이하의 에러는 완전히 교정될 수 있을 것이다.

이하 본 발명의 바람직한 구성 및 동작의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 이하의 설명에서, 특유의 상세한 설명은 본 발명의 보다 완전한 이해를 돕기 위해서 설명되어질 것이다. 본 분야의 숙련된 자에게 있어서는, 상기의 설명으로써도 명백해질 수 있으며 이러한 상세한 설명없이도 충분히 실시되어질 수 있을 것이다. 또한 잘 알려진 회로 및 그의 기능은 본 발명을 불명료하지 않도록 하기 위해 설명을 약한다.

먼저, 제1도는 본 발명이 적용되는 전체 시스템의 블럭도로서, 본 발명을 보다 이해되기 쉽게 할 목적으로 설명될 것이다. 수신데이타는 라인(31)을 통해 필터부(2)에 인가된다. 상기 수신데이타는 송신측으로부터 전송되어져 온 데이타이며, 통상적으로 제2도와 같은 프레임 구성을 가진다.

제2도를 참조하면, 한 프레임의 선두에는 프리앰블(PR)이 위치하고, 상기 프리앰블의 뒤에는 헤드 데이타(HD) 및 데이타(D)가 차례로 위치한다.

상기 필터부(2)는 노이즈 및 왜곡이 포함된 상기 수신데이타를 정형하기 위해 필터링 하여 라인(32)을 통해 출력한다. 라인디코더(4)는 상기 라인(32)를 통하여 인가되는 상기 필터링된 수신데이타가 다수의 송신 라인중에서 어느 라인에 전송되었는지를 검출하여 그에 따른 제어 정보데이타를 라인(41, 42)상에 출력하며, 또한 라인(33)을 통해 상기 라인(32)상의 데이타를 출력한다. 라인상태 검출부(6)는 상기 라인(41)을 통해 인가되는 상기 제어 정보데이타를 입력하여 상기 전송라인의 상태를 검출한 검출신호를 데이타 복구 및 분리부(8)에 공급한다. 수신 제어부(10)는 상기 라인(42)상의 상기 정보데이타를 수신하고 수신데이타의 복구에 필요한 제어정보를 라인(43)을 통해 출력한다. 상기 데이타 복구 및 분리부(8)는 상기 검출신호에 따라 상기 라인(33)상의 상기 데이타를 복구하고 분리하여 라인(34)을 통해 출력한다. 여기서, 상기 데이타 복구 및 분리부(8)는 해밍 디코딩의 조건을 맞추어 주기 위해 상기 라인(34)를 통해 용장비트를 함께 출력한다. 즉, 상기 데이타 복구 및 분리부(8)는 상기 8비트의 데이타를 4비트로 분리하고, 분리된 4비트의 데이타에다가 용장비트 3비트를 더하여 총 7비트의 데이타를 라인(34)를 통해 출력한다. 상기 해밍 디코더(12)는 상기 3비트의 용장비트를 이용하여 해밍 디코딩 함에 의해 에러정정된 4비트의 디코딩 데이타를 라인(35)를 통해 출력한다. 상기 라인(35)상의 병렬 디코딩 데이타는 본 발명의 블럭인 상기 수신에러 교정회로(100)에 인가되어 다수결 판정에 의해 한번더 에러교정후 라인(36)을 통해 수신버퍼(14)에 인가된다. 상기 수신버퍼(14)에 저장된 데이타는 도시하지 않은 중앙처리장치가 실제로 필요로 하는 데이타이므로 출력된후 메모리에 저장되거나 독출되어 데이타로서 사용되어질 것이다.

제3도는 상기 제1도의 수신에러 교정 회로(100)에 대한 일실시예의 구체도이다. 제3도를 참조하면, 디코딩 데디타(D0-D7)는 제1, 2레지스터(101, 102)의 입력으로 인가된다. 상기 제1레지스터(101)는 상기 제1래치 클럭이 인에이블단(EN)으로 인가될때 상기 디코딩 데이타(D0-D3)를 래치출력 한다. 상기 제2레지스터(102)는 상기 제2래치 클럭이 인에이블단(EN)으로 인가될때 상기 디코딩 데이타ㅣ(D4-D7)를 래치 출력한다. 상기 제1, 2레지스터(101, 102)는 각기 4비트 D-타입 플립플롭인 "74LS374"IC를 사용하였다. 상기 재1, 2래치 클럭은 클럭 생성부(110)의 출력단(LD2, LD2)으로부터 인가되는 클럭이며, 제5도의 파형 LD1, LD2와 동일하다.

상기 클럭 생성부(110)는 상기 제1, 2래치 클럭 및 제1, 2제어신호를 생성하기 위하여 제4도와 같은 구성으로 이루어져 있다.

제4도에서, 배타적 논리합 게이트(111, 112)의 각 입력으로 인가되는 헤드데이타(H0, H1)는 상기 제1도의 수신제어부(10)로부터 라인(43)을 통하여 공급되는 데이타이며, 미리 설정된 데이타(CD6, CD7)는 상기 중앙처리장치로부터 공급되는 데이타이다. 상기 중앙처리장치는 해밍 디코딩 이후에 본 실시예에서와 같이 다수결 판정을 행할시 미리 내장된 프로그램에 따라 상기 데이타(CD6, CD7) 및 다수결 판정데이타(MD : MD0-MD3), 타임아웃신호(TO), 파워온 리셋(PORB)을 제공한다. 따라서, 상기 데이타 및 신호들은 프로그램적으로 변경 조정이 가능함을 이해하여야 한다. 상기 게이트(111, 112)의 출력은 오아 게이트(113)의 입력으로 제공되며, 상기 오아 게이트(113)는 노드(A)상에 제5도의 파형 A를 출력한다. 상기의 파형 A는 플립플롭(114, 116)의 입력단(D)에 인가되어, 각각의 클럭간으로 인가되는 제1, 2래치신호에 의해 래치출력된다. 상기 제1, 2래치신호(LAT1, LAT2)는 상기 제1도의 수신제어부(10)로부터 인가된다. 또한, 상기 제1, 2래치신호는 플립플롭(115, 117)의 입력단(D)에 인가된다.

상기 플립플롭(115, 117)의 클럭단은 시스템 클럭이 제공된다. 상기 시스템 클럭은 수십메가 헤르쯔 단위의 클럭이다. 앤드게이트(110)는 상기 플립플롭(114, 115)들의 출력단(Q)의 출력들을 서로 논리곱하여 제5도의 파형 LD1과 같은 상기 제1래치 클럭을 출력한다. 플립플롭(161)은 상기 프립플롭(115)의 출력단(Q)의 출력을 인버터(118)를 통하여 인가되는 반전된 상기 시스템클럭에 따라 래치출력하여 제5도의 파형 CN1과 같은 상기 제1제어신호를 제공한다. 앤드게이트(162)는 상기 플립플롭(116, 117)들의 출력단(Q)의 출력들을 서로 논리곱하여 제5도의 파형 LD2와 같은 상기 제2래치 클럭을 출력한다. 플립플롭(163)은 상기 플립플롭(117)의 출력단(Q)의 출력을 인버터(118)을 통해 인가되는 반전된 상기 시스템 클럭에 따라 래치출력하여 상기 제2제어신호를 제공한다. 상기 플립플롭(114, 115, 116, 117)의 리셋단에는 상기 중앙처리장치로부터 인가되는 파워 온 리셋(PORB)이 제공된다.

다시 상기 제3도를 참조하면, 상기 클럭 생성부(110)에서 제공되는 상기 제1, 2제어신호는 각기 앤드게이트(120-123, 124-127)의 타측 입력으로 공통 인가된다. 상기 앤드게이트(120-123, 124-127)의 각각의 일측 입력에는 상기 제1, 2레지스터의 출력이 차례로 인가된다. 따라서 상기 앤드게이트(120-127)들은 4진 카운터(140-147)의 클럭단에 각각 논리곱된 출력을 제공한다. 상기 4진 카운터(140-147)들은 각기 4진 비동기 리플 카운터로 구성되어 있으며, 각각의 4개의 출력들은 비교기(150-157)들의 입력단(A)에 제공된다. 상기 비교기(150-157)들의 입력단(B)에는 4비트의 상기 다수결 판정데이타(MD)가 공급된다. 상기 비교기는 각기 산술비교기로 구성되어 입력단(A, B)의 대소를 판정하는데, 바로 여기서, 본 발명의 최종 목적이 달성된다. 여기서 예를들어, 상기 제2도와 같은 프레임의 데이타를 10호 반복해서 보낸다고 가정할 경우 2프레임의 데이타가 수신실패 되었을시 상기 각각의 카운터는 8을 가르키며, 상기 다수결 판정데이타를 6으로 정해주면, 상기 각각의 비교기는 모두 하이를 출력하여 2프레임의 데이타가 에러교정됨을 알 수 있다. 또한, 미설명된 앤드게이트(130)는 상기 타임아웃(TO) 및 파워 온 리셋(PORB)를 앤드 게이팅하여 상기 카운터(140-147)의 리셋단에 리셋 신호를 인가한다. 따라서, 본 발명은 데이타의 신뢰성을 한번더 보장하는 장점이 있으며, 프레임 단위의 에러를 다수결 원리에 의해 교정할 수 있는 잇점이 있다.

이상에서 상술한 바와 같이, 본 발명을 도면에 따라 도시하고 실시예에 따라 설명하였지만 본 발명은 이에 한정되지 않고, 본 발명의 기본정의를 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함을 이 분야의 통상의 지식을 가진자라면 누구나 명백히 알 수 있을 것이다. 예를들어, 상기 다수결 판정 데이타는 필요에 따라 확장 또는 변경이 가능하며 상기 전송 포맷을 달리하여 교정하여도 구현가능함을 알 수 있을 것이다.

Claims (4)

1. 해밍 디코더를 구비한 데이타 수신부에 있어서, 상기 해밍 디코더로부터 제공되는 디코딩 데이타를 교호적으로 인가되는 제1, 2래치 클럭신호에 응답하여 래치출력하는 래치 수단과, 인가되는 제1, 2래치신호와 수신되는 데이타 프레임의 헤드데이타 및 미리 설정된 데이타를 논리 게이팅하여 제1, 2상태를 가지는 제1, 2제어신호 및 상기 제1, 2래치 클럭신호를 생성하는 클럭 생성수단과, 상기 래치수단의 래치출력 데이타를 상기 클럭 생성수단의 상기 제1, 2제어신호로써 각기 게이팅하여 카운팅 클럭을 제공하는 논리수단과, 상기 논리수단으로부터 출력되는 상기 카운팅 클럭을 미리 설정된 분주비로 분주하여 출력하는 카운팅 수단과, 상기 카운팅 수단에 의해 출력되는 카운팅 데이타를 미리 설정된 다수결 판정 데이타와 각기 비교하여 에러교정된 다수결 데이타를 만드는 비교수단을 가짐을 특징으로 하는 수신에러 교정회로.
2. 제1항에 있어서, 상기 래치수단이 적어도 2개 이상의 4비트 레지스터로 구성됨을 특징으로 하는 수신에러 교정회로.
3. 제1항에 있어서, 상기 논리 수단이 다수의 앤드게이트로 구성됨을 특징으로 하는 수신에러 교정회로.
4. 제2항 또는 제3항에 있어서, 상기 카운팅 수단이 다수의 4진 카운터로 구성됨을 특징으로 하는 수신에러 교정회로.