JPS62237554A - デイジタルアウトプツトユニツト - Google Patents
デイジタルアウトプツトユニツトInfo
- Publication number
- JPS62237554A JPS62237554A JP8020086A JP8020086A JPS62237554A JP S62237554 A JPS62237554 A JP S62237554A JP 8020086 A JP8020086 A JP 8020086A JP 8020086 A JP8020086 A JP 8020086A JP S62237554 A JPS62237554 A JP S62237554A
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- JP
- Japan
- Prior art keywords
- bit
- data
- bits
- output unit
- digital output
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プロセッサ（ＣＰＵ）からの指示にもとづ
き複数の外部機器の所望のものを選択して１ビット単位
のデータを出力するディジタルアウトプットユニット（
以下、Ｄｏとも記す。）に関する。
き複数の外部機器の所望のものを選択して１ビット単位
のデータを出力するディジタルアウトプットユニット（
以下、Ｄｏとも記す。）に関する。
従来、この種のり。には、その各１点に１ビット（１，
０）のデータが割り付けられるのが一般的である。した
がって、例えば第３図の如く１６ビット系のデータバス
をもつシステムでは、ビット処理を行なうことにより最
大１６点のＤｏを収容することができる。なお、同図の
１３はラッチ回路、１４はり。を選択するためのアドレ
スデコーダである。
０）のデータが割り付けられるのが一般的である。した
がって、例えば第３図の如く１６ビット系のデータバス
をもつシステムでは、ビット処理を行なうことにより最
大１６点のＤｏを収容することができる。なお、同図の
１３はラッチ回路、１４はり。を選択するためのアドレ
スデコーダである。
しかしながら、上記の如き方式ではデータが１ビットで
しか表わされないから、ノイズ等によってビットが変化
するおそれがあり、その結果誤ったデータが出力されて
しまうと云う問題がある。
しか表わされないから、ノイズ等によってビットが変化
するおそれがあり、その結果誤ったデータが出力されて
しまうと云う問題がある。
したがって、この発明はノイズ等による影響を少なくし
た、信頼性の高いディジタルアウトプットユニットを提
供するとと、あわせてビット処理を不要にしたディジタ
ルアウトプットユニットヲ提供することを目的とする。
た、信頼性の高いディジタルアウトプットユニットを提
供するとと、あわせてビット処理を不要にしたディジタ
ルアウトプットユニットヲ提供することを目的とする。
プロセッサを介して送られて米る複数ビットのデータの
各々を１ビットのデータに変換する変換手段を設ける。
各々を１ビットのデータに変換する変換手段を設ける。
上記変換手段により、プロセッサを介して送られて米る
複数ビットのデータを、そのビット数で決まる°゛１″
または“Ｏ”に変換して出力することにより、出力デー
タの信頼性を向上させる。
複数ビットのデータを、そのビット数で決まる°゛１″
または“Ｏ”に変換して出力することにより、出力デー
タの信頼性を向上させる。
第１図はこの発明の実施例を示す構成図である。
同図において、１はビット数判定回路１１およびバッフ
ァ回路１２等よりなるディジタルアウトプットユニット
（Ｄ。）、２はデータバス、５はアドレスバス、４はプ
ロセッサ（ＣＰＵ）でアル。
ァ回路１２等よりなるディジタルアウトプットユニット
（Ｄ。）、２はデータバス、５はアドレスバス、４はプ
ロセッサ（ＣＰＵ）でアル。
ＣＰＵ４は成るり。に′１″を出力するとき、そのアド
レスとへもＶこ例えば１６ビットの”ＦＦＦ Ｆ ＣＥ
Ｉ Ｊ ”なるデータを出力する。ビット数判定回路１
１はＣｒ’Ｕ４から送られて米るデータを受けとり、第
２図の如き処理を行なう。すなわち、例えば１６ビット
（ＤＯ〜Ｄ１５）のデータのうちａｔ １ ″となって
いるビット数が′９＃を越えているか否かを判定しく第
２図■参照）、９を越えているときは”１″、９以下の
ときは“ｏ’をバッファ回路１２にそれぞれ出力する（
同■、（ｐ参照）。これにより、１６ビットのうち７ビ
ットまでが誤動作により０″となっても、”１＃を正し
く出力することができる。同様に、ＤｏｌＣ″′０”を
出力するときは、ＣＰＵ４からはＬＩＱＯＯ［Ｈ］ ’
なるデータが送られて米るので、ビット数判定回路１１
で上記と同様の判定を行なうことにより、１ビットのデ
ータ″′８＃を出力することができる。この場合は、１
６ビットのうち８ビットまでが１″になっても、１０″
を正しく出力することが可能である。したがって、ビッ
ト数判定回路１１は１６ビットのデータｆ、１ビットの
データに変換する変換回路と考えることができる。
レスとへもＶこ例えば１６ビットの”ＦＦＦ Ｆ ＣＥ
Ｉ Ｊ ”なるデータを出力する。ビット数判定回路１
１はＣｒ’Ｕ４から送られて米るデータを受けとり、第
２図の如き処理を行なう。すなわち、例えば１６ビット
（ＤＯ〜Ｄ１５）のデータのうちａｔ １ ″となって
いるビット数が′９＃を越えているか否かを判定しく第
２図■参照）、９を越えているときは”１″、９以下の
ときは“ｏ’をバッファ回路１２にそれぞれ出力する（
同■、（ｐ参照）。これにより、１６ビットのうち７ビ
ットまでが誤動作により０″となっても、”１＃を正し
く出力することができる。同様に、ＤｏｌＣ″′０”を
出力するときは、ＣＰＵ４からはＬＩＱＯＯ［Ｈ］ ’
なるデータが送られて米るので、ビット数判定回路１１
で上記と同様の判定を行なうことにより、１ビットのデ
ータ″′８＃を出力することができる。この場合は、１
６ビットのうち８ビットまでが１″になっても、１０″
を正しく出力することが可能である。したがって、ビッ
ト数判定回路１１は１６ビットのデータｆ、１ビットの
データに変換する変換回路と考えることができる。
なお、以上ではＣＰＵからのビット数を１６としたが、
アドレスの割り付けが可能で、ビット処理が不要となる
所定の数ならば何ビットでも良く、また１６ビットの場
合に１″′の数が所定値９を越えるか否かで′１″Ｚｕ
ｏ”を決めるようにしたが、１６ビット以外の場合はそ
れに応じた数が設定値として選ばれることは云う迄もな
い。
アドレスの割り付けが可能で、ビット処理が不要となる
所定の数ならば何ビットでも良く、また１６ビットの場
合に１″′の数が所定値９を越えるか否かで′１″Ｚｕ
ｏ”を決めるようにしたが、１６ビット以外の場合はそ
れに応じた数が設定値として選ばれることは云う迄もな
い。
この発明によれば、アウトプットエニット１点に１つの
アドレスを割り当て、′１＃となっているビット数によ
って出力データを定めるようにしたので、出力データの
信頼性が向上するばかりでなく、ビット処理が不要とな
ることから処理速度を向上させることができる利点がも
たらされる。
アドレスを割り当て、′１＃となっているビット数によ
って出力データを定めるようにしたので、出力データの
信頼性が向上するばかりでなく、ビット処理が不要とな
ることから処理速度を向上させることができる利点がも
たらされる。
第１図はこの発明の実施例を示す（１４成図、第２図は
第１図に示すビット数判定回路の機能を説明するための
フローチャー１・、第６図はディジタルアウトプットユ
ニットの一般的な例を示す構成図である。 符号説明 １・・・・・・ディジタルアウトプットユニット（ＤＯ
）、２・・・・・・データバス、６・・・・・・アドレ
スバス、４・・・・・・プロセッサ（ＣＰＵ）、１１・
・・・・・ビット数判定回路、１２・・・・・・バッフ
ァ回路、１３・・・・・・ラッチ回路、１４・・・・・
・アドレスデコーダ。
第１図に示すビット数判定回路の機能を説明するための
フローチャー１・、第６図はディジタルアウトプットユ
ニットの一般的な例を示す構成図である。 符号説明 １・・・・・・ディジタルアウトプットユニット（ＤＯ
）、２・・・・・・データバス、６・・・・・・アドレ
スバス、４・・・・・・プロセッサ（ＣＰＵ）、１１・
・・・・・ビット数判定回路、１２・・・・・・バッフ
ァ回路、１３・・・・・・ラッチ回路、１４・・・・・
・アドレスデコーダ。
Claims (1)
- 【特許請求の範囲】 プロセッサからの指示にもとづき複数の外部機器の所定
のものを選択して１ビット単位のデータを出力するディ
ジタルアウトプットユニットであつて、 前記プロセッサを介して送られて来る複数ビットのデー
タの各々を１ビットのデータに変換する変換手段を備え
、 該１ビットデータの各々にアドレスを割り付けて出力す
ることを特徴とするディジタルアウトプットユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8020086A JPS62237554A (ja) | 1986-04-09 | 1986-04-09 | デイジタルアウトプツトユニツト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8020086A JPS62237554A (ja) | 1986-04-09 | 1986-04-09 | デイジタルアウトプツトユニツト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62237554A true JPS62237554A (ja) | 1987-10-17 |
Family
ID=13711743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8020086A Pending JPS62237554A (ja) | 1986-04-09 | 1986-04-09 | デイジタルアウトプツトユニツト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62237554A (ja) |
-
1986
- 1986-04-09 JP JP8020086A patent/JPS62237554A/ja active Pending
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