JPH08129521A - ダイレクトメモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ＤＭＡ制御装置に関し、１回のバ
スサイクルでデータ転送を行い、ＬＳＩ化したときも、
比較的に少ない信号線で実現する。 【構成】 独立する複数のメモリ装置を有し、ソース側
のメモリ装置からディスティネーション側のメモリ装置
に、ＤＭＡによるデータ転送を行うのに、ソース側のア
ドレスをラッチするラッチ回路を設けて、１バスサイク
ルの中で、該ラッチ回路でソース側からアドレス・バス
に送出されたアドレスをラッチして、該ラッチ出力をソ
ース側のメモリ装置に送出した後、該アドレス・バスに
ディスティネーション側のアドレスを送出し、該アドレ
スバスのアドレスをディスティネーション側のメモリ装
置に送出して、１回のデータ転送を行うように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、独立する複数のメモリ
装置を有し、アドレス・バスと、データ・バスと、制御
バスとを備え、ソース側のメモリ装置に対するアドレス
と、ディスティネーション側のメモリ装置に対するアド
レスとを、上記アドレスバスに送出し、上記データバス
を介して、ダイレクト・メモリ・アクセス（ＤＭＡ）に
よるデータ転送を行うダイレクトメモリアクセス制御装
置に関する。

【０００２】

【従来の技術】図７は、従来のダイレクトメモリアクセ
ス制御装置の構成例を示した図であり、図８は、従来の
ダイレクトメモリアクセス制御部の構成例を示した図で
あり、図９は、従来のダイレクトメモリアクセス制御の
動作タイムチャートである。

【０００３】従来のダイレクトメモリアクセス制御装置
は、図７に示されているように、アドレス・バス 4a,デ
ータ・バス 4b,制御バス (コントロール・バス) 4cから
なるシステム・バス 4に、ダイレクトメモリアクセス制
御部（以下、DMA 制御部ということがある) 1 と、ソー
ス・メモリ制御部 2と、ディスティネーション・メモリ
制御部 3とが接続されており、該ダイレクトメモリアク
セス制御部 (DMA 制御部) 1 からアドレス・バス 4a に
送出されるソース側のメモリ装置 20 に対するアドレス
から、ディスティネーション側のメモリ装置 30 に対す
るアドレスに、該ダイレクトメモリアクセス制御部 (DM
A 制御部) 1 が指示するデータ量のデータが、上記デー
タ・バス 4b を介して自律的にデータ転送が行われる。

【０００４】上記ダイレクトメモリアクセス制御部 1
は、図８に示した内部構成をとり、図示されていない上
位装置から、上記アドレス・バス 4a を介して送出され
ていたアドレスを、タイミング制御部 13 内のアドレス
デコード部でデコードして、ソースアドレスレジスタ
(ソースADR) 11 を選択し、データ・バス 4b を介して
送出されてきた転送元開始アドレスが、該選択されたソ
ースアドレスレジスタ (ソースADR) 11 に設定される。

【０００５】同様にして、ディスティネーションアドレ
スレジスタ (ディスティネーションADR) 12 に転送先開
始アドレスが設定されると共に、コントロール・バス 4
c を介して送出されてきた起動信号により、タイミング
制御部 13 が起動され、図７に示した上記ソースアドレ
スレジスタ (ソースADR) 11 に設定され転送開始アドレ
スのソース側のメモリ装置 20 から、ディスティネーシ
ョンアドレスレジスタ(ディスティネーションADR) 12
に設定された転送先開始アドレスのメモリ装置30 に、
所定のバイト数のデータが自律的に転送される。

【０００６】該従来のダイレクトメモリアクセス (以
下、ＤＭＡということがある）制御によるデータ転送動
作を、図９のタイムチャートを使用して更に具体的に説
明する。

【０００７】先ず、ＤＭＡ制御部 1よりソース・メモリ
・アドレスが、システム・バス 4のアドレス・バス 4a
に送出される。該ソース・メモリ・アドレスが確定する
と、アドレス・ストローブ信号, 及びデータ・ストロ
ーブ信号を、コントロール・バス 4c を介して送出す
る。このソース・メモリ・アドレスは、ソース側のメモ
リ装置 20 のアドレスを示しているので、ソース・メモ
リ制御部 2でデコードされ、該ソース側のメモリ装置 2
0 のデータをシステム・バス 4のデータ・バス4b に送
出すると共に、該ソース側のメモリ装置 20 は、コント
ロール・バス 4c を介して、リプライ信号で応答する。

【０００８】ＤＭＡ制御部 1は、システム・バス 4のデ
ータ・バス 4b を通じて、このデータを内部のデータ・
バッファ 10 に一度取り込む。その後、該ＤＭＡ制御部
1よりディスティネーション・メモリ・アドレスが、シ
ステム・バス 4のアドレス・バス 4a に送出され、該デ
ィスティネーション・メモリ・アドレスが確定すると、
アドレス・ストローブ信号, 及び、データ・ストロー
ブ信号を、コントロール・バス 4c を介して送出す
る。

【０００９】このディスティネーション・メモリ・アド
レスは、ディスティネーション側のメモリ装置 30 のア
ドレスを示しているので、ディスティネーション・メモ
リ制御部 3でデコードされ、システム・バス 4のデータ
・バス 4b 上のデータをディスティネーション側のメモ
リ装置 30 に取り込むと共に、コントロール・バス 4c
を介して、リプライ信号で応答する。

【００１０】尚、図８において、ソース ADR 11,ディス
ティネーション ADR 12 の出力線が、論理和回路を介し
てデータ・バス 4b に接続されている (図８では、点線
で示す）のは、例えば、初期診断等によって、該ソース
ADR 11,ディスティネーション ADR 12 の動作（ライ
ト，リード）確認の為に使用される接続線である。

【００１１】

【発明が解決しようとする課題】このように、従来のＤ
ＭＡ制御装置では、ソース側とディスティネーション側
とデータ幅が同じ場合でも、１つのバス・サイクルでソ
ース側から送出されたデータを一度、ＤＭＡ制御部 1内
のデータ・バッファ 10 に取り込み、別のバス・サイク
ルで、ディスティネーション側のメモリ装置 30 にデー
タ転送しているので、メモリ装置間のデータ転送に、２
回のバス・サイクルを必要となる。

【００１２】この問題を解決する一つの手段として、上
記アドレス・バス 4a を、ソース用と、ディスティネー
ション用に複数、例えば、２つ持つようにすることが考
えられるが、このような構成にすると、該ＤＭＡ制御部
を高集積化回路(LSI) したとき、信号線の数の増加を招
くという問題が生じる。

【００１３】本発明は上記従来の欠点に鑑み、独立する
複数のメモリ装置を有し、ソース側のメモリ装置からデ
ィスティネーション側のメモリ装置に、ＤＭＡによるデ
ータ転送を行うのに、ソース側とディスティネーション
側で、アドレス・バスを共通に使用しながら、ソース側
とディスティネーション側でのデータ幅が同じ場合に
は、１回のバス・サイクルでデータ転送ができるＤＭＡ
制御装置を提供することを目的とするものである。

【００１４】

【課題を解決するための手段】図１，図２は、本発明の
一実施例を示した図である。上記の問題点は下記の如く
に構成したＤＭＡ制御装置によって解決される。

【００１５】(1) 独立する複数のメモリ装置 20,30と、
ダイレクトメモリアクセス制御部 1と、アドレス・バス
4a とデータ・バス 4b とからなるシステム・バス 4を
有し、上記ダイレクトメモリアクセス制御部 1の制御の
基に、ソース側のメモリ装置20 からディスティネーシ
ョン側のメモリ装置 30 に、ダイレクト・メモリ・アク
セス（ＤＭＡ）によるデータ転送を行うのに、アドレス
・バス 4a に送出されたソース側のアドレスをラッチす
るラッチ回路 5を設けて、１バス・サイクルの中で、該
ラッチ回路 5でソース側からアドレス・バス 4aに送出
されたアドレスをラッチして、該ラッチ回路 5の出力を
ソース側のメモリ装置 20 に送出した後、該アドレス・
バス 4a にディスティネーション側のアドレスを送出
し、該アドレス・バス 4a のアドレスをディスティネー
ション側のメモリ装置 30 に送出してデータ転送を行う
ように構成する。

【００１６】(2) 上記(1) 項に記載のダイレクトメモリ
アクセス制御装置であって、ソース・データとディステ
ィネーション・データのデータ幅が同じであるとき、ソ
ース側のメモリ装置 20 からディスティネーション側の
メモリ装置 30 に、データ・バス 4b を介して、直接的
にデータを転送するように構成する。

【００１７】(3) 上記(1) 項に記載のダイレクトメモリ
アクセス制御装置であって、ソース側のメモリ装置 20
のデータ幅が、ディスティネーション側のメモリ装置 3
0 のデータ幅より大きい場合、該ソース側のデータを、
一度、上記ダイレクトメモリアクセス制御部 1内のデー
タ・バッファ 10 にバッファリングし、ディスティネー
ション側のメモリ装置30 に対して、該データ・バッフ
ァ 10 のデータを複数回に分割してデータ転送するよう
に構成する。

【００１８】(4) 上記(1) 項 に記載のダイレクトメモ
リアクセス制御装置であって、ソース側のメモリ装置 2
0 のデータ幅が、ディスティネーション側のメモリ装置
30のデータ幅より小さい場合、該ソース側のデータ
を、複数回に渡って、上記ダイレクトメモリアクセス制
御部 1内のデータ・バッファ 10 にバッファリングし、
ディスティネーション側のメモリ装置 30 に対して、上
記データ・バッファ 10 の内容を一度に纏めて、データ
転送するように構成する。

【００１９】(5) 上記(1) 項 、又は(2) 項、又は(3)
項、又は(4) 項に記載のダイレクトメモリアクセス制御
装置であって、上記ソース側のアドレスをラッチするラ
ッチ回路 5を除いて、上記ダイレクトメモリアクセス制
御部 1を１チップ化するように構成する。

【００２０】

【作用】前述の図１〜図３は、本発明の一実施例を示し
た図であって、図１は、DMA 制御装置の構成例を示し、
図２，図３は、DMA 制御部の構成例を示している。

【００２１】即ち、本発明のＤＭＡ制御装置では、独立
する複数のメモリ装置 20,30と、ダイレクトメモリアク
セス制御部 (DMA 制御部) 1 と、アドレス・バス 4a と
データ・バス 4b と、コントロール・バス 4c からなる
システム・バス 4を有し、上記ダイレクトメモリアクセ
ス制御部 (DMA 制御部) 1 の制御の基に、ソース側のメ
モリ装置 20 からディスティネーション側のメモリ装置
30 に、ダイレクト・メモリ・アクセス（ＤＭＡ）によ
るデータ転送を行うのに、アドレス・バス 4aに送出さ
れたソース側のアドレスをラッチするラッチ回路 5を設
けて、１バス・サイクルの中で、該ラッチ回路 5でソー
ス側からアドレス・バス 4aに送出されたアドレスをラ
ッチして、該ラッチ回路 5の出力をソース側のメモリ装
置 20 に送出した後、該アドレス・バス 4a にディステ
ィネーション側のアドレスを送出し、該アドレス・バス
4a のアドレスをディスティネーション側のメモリ装置
30 に送出してデータ転送を行うようにしたものであ
る。

【００２２】従って、ソース・データとディスティネー
ション・データのデータ幅が同じであるとき、ソース側
のメモリ装置 20 からディスティネーション側のメモリ
装置30 に、データ・バス 4b を介して、１バス・サイ
クルで直接的にデータを転送することができ、従来より
もバスの占有時間を短縮することができる。

【００２３】又、ソース・データとディスティネーショ
ン・データのデータ幅が異なるときには、ソース側のデ
ータを、一度、ＤＭＡ制御部 1内のデータ・バッファ 1
0 にバッファリングして、ディスティネーション側のメ
モリ装置 30 に複数回に渡って転送するか、ソース側の
データを複数回に渡って転送して、該ＤＭＡ制御部 1内
のデータ・バッファ 10 にバッファリングした後、該バ
ッファリングされたデータをディスティネーション側の
メモリ装置 30 に一度に纏めて転送するようにしたもの
である。従って、この場合には、複数のバス・サイクル
でデータ転送されることになるが、最初のソース・メモ
リ・アドレスのラッチと、最初のデータ転送が１バス・
サイクルで行われるので、従来に比べると、データ転送
時間を短縮することができる。

【００２４】

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１〜図３は、本発明の一実施例を示した図
であり、図４〜図６は、本発明の一実施例を動作タイム
チャートで示した図であり、図４は、ソース側のデータ
幅とディスティネーション側のデータ幅が同じ場合を示
し、図５は、ソース側のデータ幅がディスティネーショ
ン側のデータ幅より大きい場合を示し、図６はソース側
のデータ幅がディスティネーション側のデータ幅より小
さい場合を示している。

【００２５】本発明のＤＭＡ制御装置では、１バス・サ
イクル中において、アドレス・バス4a 上に送出された
ソース側のメモリ装置 20 に対するアドレスを、ラッチ
回路5にラッチし、該ラッチしたソース側のメモリ装置
20 に対するアドレスをソース・メモリ制御部 2に送出
し、該アドレス・バス 4a にディスティネーション側の
メモリ装置 30 に対するアドレスを送出する手段が、本
発明を実施するのに必要な手段である。尚、全図を通し
て同じ符号は同じ対象物を示している。

【００２６】以下、図１〜図３を参照しながら、図４〜
図６によって、本発明のＤＭＡ制御装置の構成と動作を
説明する。 (1) ソース側のデータ幅と、ディスティネーション側の
データ幅とが同じ場合：｛図１，図２(a),図４参照｝ 先ず、ＤＭＡ制御部 1より、ソース側のメモリ装置 20
に対するソース・メモリ・アドレスが、システム・バス
4のアドレス・バス 4a に送出される。ソース・メモリ
・アドレスが確定すると、該ソース・メモリ・アドレス
を外部でラッチするためのラッチ・タイミング信号が
送出される。

【００２７】該ラッチ・タイミング信号により、該Ｄ
ＭＡ制御部 1の外部に設けられているラッチ回路 5｛図
１参照｝で、該アドレス・バス 4a 上のソース・メモリ
・アドレスをラッチし、該ラッチされたソース・メモリ
・アドレスが、ソース・メモリ制御部 2に送出される
と、該ソース・メモリ制御部 2内でデコードされ、ソー
ス側のメモリ装置 20 に送出される。ソース・メモリ装
置 20 は、このラッチ・タイミング信号により、リー
ド動作を開始し、データ・バス 4b 上にデータを送出す
る。

【００２８】一方、上記ラッチ・タイミング信号の送
出が終わると、システム・バス 4のアドレス・バス 4a
には、ディスティネーション・メモリ・アドレスが送出
される。

【００２９】該ディスティネーション・メモリ・アドレ
スが確定すると、アドレス・ストローブ信号, 及び、
データ・ストローブ信号がコントロール・バス 4c 上
に送出される。

【００３０】このアドレスは、ディスティネーション側
のディスティネーション・メモリ装置 30 のアドレスを
示しているので、ディスティネーション・メモリ制御部
3でデコードされ、ソース側のメモリ装置 20 から、既
に、システム・バス 4のデータ・バス 4b 上に送出され
ているデータが、該ディスティネーション・メモリ装置
30 に取り込まれ、コントロール・バス 4c 上にリプラ
イ信号を送出して応答する。

【００３１】このように制御されることにより、図４の
動作タイムチャートから明らかな如く、１回のバス・サ
イクルで、ソース・メモリ装置 20 からディスティネー
ション・メモリ装置 30 にデータ転送ができ、従来に比
べて、データ転送時間を短縮することができる。

【００３２】(2) ソース側のデータ幅がディスティネー
ション側のデータ幅より大きい場合：｛図１，図３(b),
図５参照｝ この場合、図３(b) に示されているように、ＤＭＡ制御
部 1内のデータ・バッファ 10 に対して、入力側は、該
データ・バス 4b の全ビットが直接的に入力されるが、
該データ・バッファ 10 の出力側は、ディスティネーシ
ョン・メモリ装置 30 のデータ幅 (例えば、下位１６ビ
ット幅を持つ）に合わせて、上位の１６ビットデータ
を、下位の１６ビットにマルチプレクスするように構成
(MPX参照)されている。

【００３３】先ず、ＤＭＡ制御部 1より、ソース・メモ
リ・アドレスが、システム・バス 4のアドレス・バス 4
a に送出される。該ソース・メモリ・アドレスが確定す
ると、該ソース・メモリ・アドレスを外部のラッチ回路
5でラッチする為のラッチ・タイミング信号が送出さ
れる。

【００３４】該ラッチ・タイミング信号により、ラッ
チ回路 5で、上記ソース・メモリ・アドレスをラッチ
し、ソース・メモリ制御部 2に送出され、該ソース・メ
モリ制御部 2内においてデコードされる。ソース・メモ
リ装置 20 は、上記ラッチ・タイミングによりリード
動作を開始し、データ・バス 4b 上にデータを送出す
る。該送出されたデータは、ＤＭＡ制御部 1内の上記デ
ータ・バッファ 10 にバッファリングされると共に、該
データ・バス 4b 上に、例えば、下位１６ビットのデー
タ｛図５のデータ(1) ｝を出力し続ける。

【００３５】一方、該ラッチ・タイミング信号の送出
が終わると、システム・バス 4のアドレス・バス 4a に
は、ディスティネーション・メモリ・アドレスが送出さ
れる。該ディスティネーション・メモリ・アドレスが確
定すると、アドレス・ストローブ信号, 及びデータ・
ストローブ信号がコントロール・バス 4c 上に送出さ
れる。上記ディスティネーション・メモリ・アドレス
は、ディスティネーション・メモリ装置 30 のアドレス
を示しているので、ディスティネーション・メモリ制御
部 3でデコードされ、ソース・メモリ装置 20 より、既
に、システム・バス 4のデータ・バス 4b 上に送出され
ているデータ、但し、本実施例では、下位１６ビットデ
ータ｛図５のデータ(1) ｝が、ディスティネーション・
メモリ装置30 に取り込まれ、コントロール・バス 4c
上にリプライ信号を送出して応答を返す。

【００３６】この時点で、ソース・メモリ装置 20 は、
データ・バス 4b 上へのデータ送出を抑止するが、上記
ＤＭＡ制御部 1のデータ・バッファ 10 上には、該ソー
ス・メモリ装置 20 の上位１６ビットのデータが、ディ
スティネーション・メモリ装置 30 に転送されずに残っ
ているので、該ＤＭＡ制御部 1は、再度、システム・バ
ス 4のアドレス・バス 4a 上に、ディスティネーション
・メモリ・アドレスを送出し、データ・バス 4b 上に、
上記データ・バッファ 10 の上位１６ビットのデータ
を、下位ビット側にマルチプレクスして送出する。｛図
３(b) 参照｝ 該ディスティネーション・メモリ・アドレス，及び、デ
ータが確定すると、再度、アドレス・ストローブ信号
, 及び、データ・ストローブ信号を送出する。この
ディスティネーション・メモリ・アドレスは、ディステ
ィネーション・メモリ装置 30 のアドレスを示している
ので、ディスティネーション・メモリ制御部 3でデコー
ドされ、ＤＭＡ制御部 1より、既に、システム・バス 4
のデータ・バス 4b 上の下位１６ビット側に送出されて
いる残りのデータ｛図５のデータ(2) ｝が、ディスティ
ネーション・メモリ装置 30 に取り込まれ、コントロー
ル・バス 4c 上にリプライ信号を送出して応答する。

【００３７】この動作は、ＤＭＡ制御部 1内の上記デー
タ・バッファ 10 上のデータが全て、ディスティネーシ
ョン・メモリ装置 30 に引き取られるまで繰り返され
る。この場合、上記のように、複数のバス・サイクル
で、ソース・メモリ装置 20からディスティネーション
・メモリ装置 30 にデータ転送を行うことになるが、ソ
ース・メモリ・アドレスのラッチと、最初のデータのデ
ィスティネーション・メモリ装置 30 へのデータ転送が
１バス・サイクルで行われるので、従来に比較してデー
タ転送時間を短縮することができる。

【００３８】(3) ソース側のデータ幅が、ディスティネ
ーション側のデータ幅より小さい場合：｛図１，図３
(c),図６参照｝ この場合、図３(c) に示されているように、ＤＭＡ制御
部 1内のデータ・バッファ 10 に対して、入力側の、例
えば、上位１６ビットが、下位１６ビット位置にマルチ
プレクスされて入力され、出力側の全３２ビットが、デ
ータ・バス 4b上に出力されるように構成されている。

【００３９】先ず、ＤＭＡ制御部 1より、ソース・メモ
リ・アドレスがシステム・バス 4のアドレス・バス 4a
上に送出される。該ソース・メモリ・アドレスが確定す
ると、該ソース・メモリ・アドレスをラッチ回路 5にラ
ッチする為のラッチ・タイミング信号が送出される。

【００４０】該ラッチ・タイミング信号により、ラッ
チ回路 5で、該ソース・メモリ・アドレスをラッチし、
ソース・メモリ制御部 2に送出されデコードされる。ソ
ース・メモリ装置 20 は、該ラッチ・タイミング信号
により、リード動作を開始し、データ・バス 4b 上にリ
ード・データを送出する。データ・バス 4b 上に送出さ
れたデータ (例えば、下位１６ビット幅のデータ）｛図
６のデータ(1) ｝は、ＤＭＡ制御部 1内のデータ・バッ
ファ 10 の下位１６ビットの位置にバッファリングされ
る。｛図３(c) 参照｝ ソース側のデータ幅が、ディスティネーション側のデー
タ幅より小さくて、ソース・メモリ装置 20 のリードデ
ータのデータ・バス 4b への送出は、未だ、完了してい
ない為、ＤＭＡ制御部 1は、再度、次のソース・メモリ
・アドレスがシステム・バス 4のアドレス・バス 4a 上
に送出される。該ソース・メモリ・アドレスが確定する
と、該ソース・メモリ・アドレスをラッチ回路 5にラッ
チする為のラッチ・タイミング信号が送出される。

【００４１】該ラッチ・タイミング信号により、ラッ
チ回路 5で、該ソース・メモリ・アドレスをラッチし、
ソース・メモリ制御部 2に送出されデコードされる。ソ
ース・メモリ装置 20 は、該ラッチ・タイミング信号
により、リード動作を開始し、データ・バス 4b 上にリ
ード・データを送出する。データ・バス 4b 上に送出さ
れたデータ (例えば、下位１６ビット幅のデータ）｛図
６のデータ(2) ｝は、ＤＭＡ制御部 1内のデータ・バッ
ファ 10 の上位１６ビットの位置にマルチプレクスされ
てバッファリングされる。

【００４２】上記データ・バッファ 10 へのバッファリ
ング動作は、ソース・データの送出が全て終了するまで
繰り返され、最後のデータが、システム・バス 4のデー
タ・バス 4a(但し、下位１６ビット）に送出されると、
該システム・バス 4のアドレス・バス 4a には、ディス
ティネーション・メモリ・アドレスが送出される。

【００４３】該ディスティネーション・メモリ・アドレ
スが確定すると、コントロール・バス 4c 上にアドレス
・ストローブ信号, 及び、データ・ストローブ信号
が送出され、データ・バス 4b 上に、上記バッファリン
グされているデータ・バッファ 10 の全ビットが纏めら
れて、一度に送出される。

【００４４】該ディスティネーション・メモリ・アドレ
スは、ディスティネーション・メモリ装置 30 のアドレ
スを示しているので、ディスティネーション・メモリ制
御部3でデコードされ、ＤＭＡ制御部 1より、既に、デ
ータ・バス 4b 上に送出されているデータ (例えば、３
２ビット幅のデータ）が、ディスティネーション・メモ
リ装置 30 に取り込まれ、コントロール・バス 4c 上に
リプライ信号を送出して応答する。

【００４５】この場合、上記のように、複数のバス・サ
イクルで、ソース・メモリ装置 20からディスティネー
ション・メモリ装置 30 にデータ転送を行うことになる
が、最初のソース・メモリ・アドレスのラッチと、最初
のデータ（例えば、１６ビット幅）のディスティネーシ
ョン・メモリ装置 30 へのデータ転送が１バス・サイク
ルで行われるので、従来に比較してデータ転送時間を短
縮することができる。

【００４６】上記のＤＭＡ制御部 1をＬＳＩ化する場合
には、上記ラッチ回路を除いて、１チップ化することに
より、外部にラッチ回路を必要とするが、該ＬＳＩ化さ
れたＤＭＡ制御部 1自体の信号線は、アドレス・バスを
２系統を持つより少なくすることができる。

【００４７】このように、本発明のＤＭＡ制御装置で
は、独立する複数のメモリ装置を有し、ソース側のメモ
リ装置からディスティネーション側のメモリ装置に、Ｄ
ＭＡによるデータ転送を行うのに、ソース側のアドレス
をラッチするラッチ回路を設けて、１バスサイクルの中
で、該ラッチ回路でソース側からアドレス・バスに送出
されたアドレスをラッチして、該ラッチ出力をソース側
のメモリ装置に送出した後、該アドレス・バスにディス
ティネーション側のアドレスを送出し、該アドレスバス
のアドレスをディスティネーション側のメモリ装置に送
出して、該１バス・サイクル中でデータ転送を行うよう
にしたところに特徴がある。

【００４８】

【発明の効果】以上、詳細に説明したように、本発明の
ＤＭＡ制御装置によれば、従来のＤＭＡ制御に比較し
て、データ転送時間を短縮することができる。又、ＤＭ
Ａ制御部1をＬＳＩ化する場合には、上記ラッチ回路を
除いて、１チップ化することにより、外部にラッチ回路
を必要とするが、該ＬＳＩ化されたＤＭＡ制御部 1自体
の信号線は、アドレス・バスを２系統を持つより少なく
することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示した図（その１）

【図２】本発明の一実施例を示した図（その２）

【図３】本発明の一実施例を示した図（その３）

【図４】本発明の一実施例をタイムチャートで示した図
（その１）

【図５】本発明の一実施例をタイムチャートで示した図
（その２）

【図６】本発明の一実施例をタイムチャートで示した図
（その３）

【図７】従来のダイレクトメモリアクセス制御装置の構
成例を示した図

【図８】従来のダイレクトメモリアクセス制御部の構成
例を示した図

【図９】従来のダイレクトメモリアクセス制御の動作タ
イムチャート

【符号の説明】

1 ダイレクトメモリアクセス制御部（ＤＭＡ制御
部） 10 データ・バッファ 11 ソースアドレスレジスタ (ソースADR) 12 ディスティネーションアドレスレジスタ (ディス
ティネーション ADR) 13 タイミング制御部 2 ソース・メモリ制御部 20 ソース・メ
モリ装置 3 ディスティネーション・メモリ制御部 30 ディスティネーション・メモリ装置 4 システム・バス 4a アドレス
・バス 4b データ・バス 4c コントロ
ール・バス 5 ラッチ回路 ラッチ・タイミング信号 アドレス・ストローブ信号 データ・ストローブ信号 リプライ信号

フロントページの続き (72)発明者 菊池 亘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 浅野 正文 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 岡本 力哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 稲葉 誠司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山口 敏幸 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 伊藤 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 今里 孝志 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】独立する複数のメモリ装置と、ダイレクト
   メモリアクセス制御部と、アドレス・バスとデータ・バ
   スとからなるシステム・バスを有し、上記ダイレクトメ
   モリアクセス制御部の制御の基に、ソース側のメモリ装
   置からディスティネーション側のメモリ装置に、ダイレ
   クト・メモリ・アクセス（ＤＭＡ）によるデータ転送を
   行うのに、アドレス・バスに送出されたソース側のアド
   レスをラッチするラッチ回路を設けて、 １バス・サイクルの中で、該ラッチ回路でソース側から
   アドレス・バスに送出されたアドレスをラッチして、該
   ラッチ回路の出力をソース側のメモリ装置に送出した
   後、該アドレス・バスにディスティネーション側のアド
   レスを送出し、該アドレス・バスのアドレスをディステ
   ィネーション側のメモリ装置に送出してデータ転送を行
   うことを特徴とするダイレクトメモリアクセス制御装
   置。
2. 【請求項２】請求項１に記載のダイレクトメモリアクセ
   ス制御装置であって、ソース・データとディスティネー
   ション・データのデータ幅が同じであるとき、ソース側
   のメモリ装置からディスティネーション側のメモリ装置
   に、上記データ・バスを介して、直接的にデータを転送
   することを特徴とするダイレクトメモリアクセス制御装
   置。
3. 【請求項３】請求項１に記載のダイレクトメモリアクセ
   ス制御装置であって、ソース側のメモリ装置のデータ幅
   が、ディスティネーション側のメモリ装置のデータ幅よ
   り大きい場合、 該ソース側のデータを、一度、上記ダイレクトメモリア
   クセス制御部内のデータ・バッファにバッファリング
   し、ディスティネーション側のメモリ装置に対して、該
   データ・バッファのデータを複数回に分割してデータ転
   送することを特徴とするダイレクトメモリアクセス制御
   装置。
4. 【請求項４】請求項１に記載のダイレクトメモリアクセ
   ス制御装置であって、ソース側のメモリ装置のデータ幅
   が、ディスティネーション側のメモリ装置のデータ幅よ
   り小さい場合、 該ソース側のデータを、複数回に渡って、上記ダイレク
   トメモリアクセス制御部内のデータ・バッファにバッフ
   ァリングし、ディスティネーション側のメモリ装置に対
   して、上記データ・バッファの内容を一度に纏めて、デ
   ータ転送することを特徴とするダイレクトメモリアクセ
   ス制御装置。
5. 【請求項５】請求項１、又は２、又は３、又は４に記載
   のダイレクトメモリアクセス制御装置であって、上記ソ
   ース側のアドレスをラッチするラッチ回路を除いて、上
   記ダイレクトメモリアクセス制御部を１チップ化するこ
   と特徴とするダイレクトメモリアクセス制御装置。