JPH1098458A - シンクワード検出回路 - Google Patents
シンクワード検出回路Info
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- JPH1098458A JPH1098458A JP16772997A JP16772997A JPH1098458A JP H1098458 A JPH1098458 A JP H1098458A JP 16772997 A JP16772997 A JP 16772997A JP 16772997 A JP16772997 A JP 16772997A JP H1098458 A JPH1098458 A JP H1098458A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【課題】 少数の論理ゲートを使用して、容易にシンク
ワードを検出することができるシンクワード検出回路を
提供する。 【解決手段】 第１論理ゲート２のアンドゲートＡＮＤ
1 には、シンクワードのハイレベル（すなわち‘１’）
のビット信号が入力され、第２論理ゲート３のオアゲー
トＯＲ1 には、シンクワードのローレベル（すなわち
‘０’）のビット信号が入力される。上記アンドゲート
ＡＮＤ1 およびオアゲートＯＲ1 は、検出しようとする
シンクワードが入力された場合のみ、それぞれ、ハイレ
ベルのフラグ信号ＦＧ1 およびローレベルのフラグ信号
ＦＧ2 を制御部４へ出力し、該制御部４は、上記フラグ
信号ＦＧ1 およびＦＧ2 より、入力されたデータがシン
クワードであることを判断する。
ワードを検出することができるシンクワード検出回路を
提供する。 【解決手段】 第１論理ゲート２のアンドゲートＡＮＤ
1 には、シンクワードのハイレベル（すなわち‘１’）
のビット信号が入力され、第２論理ゲート３のオアゲー
トＯＲ1 には、シンクワードのローレベル（すなわち
‘０’）のビット信号が入力される。上記アンドゲート
ＡＮＤ1 およびオアゲートＯＲ1 は、検出しようとする
シンクワードが入力された場合のみ、それぞれ、ハイレ
ベルのフラグ信号ＦＧ1 およびローレベルのフラグ信号
ＦＧ2 を制御部４へ出力し、該制御部４は、上記フラグ
信号ＦＧ1 およびＦＧ2 より、入力されたデータがシン
クワードであることを判断する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＰＥＧ（Moving
Picture Experts Group）を使用するマルチメディアシ
ステムのデコーダにおいて、入力ビットストリームのデ
ータスタート位置を知らせるシンクワード検出に関する
もので、特に入力されるビットストリームの中の同じレ
ベルのビット信号毎に一括比較することによってシンク
ワードを簡単に検出することができるようにしたシンク
ワード検出回路に関するものである。
Picture Experts Group）を使用するマルチメディアシ
ステムのデコーダにおいて、入力ビットストリームのデ
ータスタート位置を知らせるシンクワード検出に関する
もので、特に入力されるビットストリームの中の同じレ
ベルのビット信号毎に一括比較することによってシンク
ワードを簡単に検出することができるようにしたシンク
ワード検出回路に関するものである。
【０００２】
【従来の技術】一般に、ビットストリームによって所定
のデータを直列伝送する場合には、データのスタート位
置に所定の値を有するシンクワード（同期ワード）が挿
入される。
のデータを直列伝送する場合には、データのスタート位
置に所定の値を有するシンクワード（同期ワード）が挿
入される。
【０００３】そして、ビットストリームによって伝送さ
れたデータをデコーディンクするデコーダは、このビッ
トストリームによって伝送されるデータからシンクワー
ドを検出して、上記データを元来のデータに復元する。
れたデータをデコーディンクするデコーダは、このビッ
トストリームによって伝送されるデータからシンクワー
ドを検出して、上記データを元来のデータに復元する。
【０００４】従来では、上記シンクワードを検出するた
めに、シンクワードのそれぞれのビットの値を基準値と
して設定しておいて、入力されるデータを上記基準値の
ビットとそれぞれ比較していた。
めに、シンクワードのそれぞれのビットの値を基準値と
して設定しておいて、入力されるデータを上記基準値の
ビットとそれぞれ比較していた。
【０００５】このような従来の技術を図３および図４を
参考にして説明する。
参考にして説明する。
【０００６】図３は従来のシンクワード検出回路を示す
ブロック図である。図３に示すように、上記シンクワー
ド検出回路は、直列／並列変換器１１と、基準値発生器
１２と、一対一比較器１３とを備えている。上記直列／
並列変換器１１は、ビットストリームとして直列に入力
される所定のデータを、同時に入力されるクロック信号
ＣＬＫによって順次的にシフトさせ、並列データに変換
して出力する。一対一比較器１３は、前記直列／並列変
換器１１から出力された並列データと前記基準値発生器
１２から出力された基準値との入力を受けて、上記並列
データと基準値が同一であるとき、フラグＦＧをデコー
ダ（図示せず）に出力する。
ブロック図である。図３に示すように、上記シンクワー
ド検出回路は、直列／並列変換器１１と、基準値発生器
１２と、一対一比較器１３とを備えている。上記直列／
並列変換器１１は、ビットストリームとして直列に入力
される所定のデータを、同時に入力されるクロック信号
ＣＬＫによって順次的にシフトさせ、並列データに変換
して出力する。一対一比較器１３は、前記直列／並列変
換器１１から出力された並列データと前記基準値発生器
１２から出力された基準値との入力を受けて、上記並列
データと基準値が同一であるとき、フラグＦＧをデコー
ダ（図示せず）に出力する。
【０００７】図４は、図３の回路で検出されるシンクワ
ードのデータが“1111 0000"の場合について、具体的な
構成を示している。図４に示すように、直列／並列変換
器１１においては、フリップフロップＦＦ11ないしＦＦ
18が、一番目のフリップフロップＦＦ11の入力端子Ｄに
ビットストリームによって伝送されるデータが印加さ
れ、フリップフロップＦＦ11ないしＦＦ18のクロック端
子ＣＫにクロック信号ＣＬＫが印加されるように直列に
連結されている。
ードのデータが“1111 0000"の場合について、具体的な
構成を示している。図４に示すように、直列／並列変換
器１１においては、フリップフロップＦＦ11ないしＦＦ
18が、一番目のフリップフロップＦＦ11の入力端子Ｄに
ビットストリームによって伝送されるデータが印加さ
れ、フリップフロップＦＦ11ないしＦＦ18のクロック端
子ＣＫにクロック信号ＣＬＫが印加されるように直列に
連結されている。
【０００８】また、一対一比較器１３は、アンドゲート
ＡＮＤ11ないしＡＮＤ14、オアゲートＯＲ11ないしＯＲ
14、ノアゲートＮＯＲ11、およびナンドゲートＮＡＮＤ
11から構成されている。フリップフロップＦＦ11ないし
ＦＦ18のそれぞれの出力端子Ｑは、アンドゲートＡＮＤ
11ないしＡＮＤ14、およびオアゲートＯＲ11ないしＯＲ
14の一方の入力端子にそれぞれ接続される。基準値発生
器１２から出力される基準値は、アンドゲートＡＮＤ11
ないしＡＮＤ14、およびオアゲートＯＲ11ないしＯＲ14
の他方の入力端子にそれぞれ入力される。そして、アン
ドゲートＡＮＤ11ないしＡＮＤ14、およびオアゲートＯ
Ｒ11ないしＯＲ14の出力端子は、ノアゲートＮＯＲ11お
よびナンドゲートＮＡＮＤ11の入力端子にそれぞれ接続
されており、ノアゲートＮＯＲ11およびナンドゲートＮ
ＡＮＤ11の出力端子からフラグ信号ＦＧ１、ＦＧ２が出
力される。
ＡＮＤ11ないしＡＮＤ14、オアゲートＯＲ11ないしＯＲ
14、ノアゲートＮＯＲ11、およびナンドゲートＮＡＮＤ
11から構成されている。フリップフロップＦＦ11ないし
ＦＦ18のそれぞれの出力端子Ｑは、アンドゲートＡＮＤ
11ないしＡＮＤ14、およびオアゲートＯＲ11ないしＯＲ
14の一方の入力端子にそれぞれ接続される。基準値発生
器１２から出力される基準値は、アンドゲートＡＮＤ11
ないしＡＮＤ14、およびオアゲートＯＲ11ないしＯＲ14
の他方の入力端子にそれぞれ入力される。そして、アン
ドゲートＡＮＤ11ないしＡＮＤ14、およびオアゲートＯ
Ｒ11ないしＯＲ14の出力端子は、ノアゲートＮＯＲ11お
よびナンドゲートＮＡＮＤ11の入力端子にそれぞれ接続
されており、ノアゲートＮＯＲ11およびナンドゲートＮ
ＡＮＤ11の出力端子からフラグ信号ＦＧ１、ＦＧ２が出
力される。
【０００９】このように構成されている従来のシンクワ
ード検出回路においては、クロック信号ＣＬＫが入力さ
れる状態で、ビットストリームに所定のデータが直列入
力されると、該データは入力された所定のデータはクロ
ック信号ＣＬＫにより直列／並列変換器１１のフリップ
フロップＦＦ11ないしＦＦ18を通じて順次シフトされ、
並列データに変換されて出力される。
ード検出回路においては、クロック信号ＣＬＫが入力さ
れる状態で、ビットストリームに所定のデータが直列入
力されると、該データは入力された所定のデータはクロ
ック信号ＣＬＫにより直列／並列変換器１１のフリップ
フロップＦＦ11ないしＦＦ18を通じて順次シフトされ、
並列データに変換されて出力される。
【００１０】そして、フリップフロップＦＦ11ないしＦ
Ｆ18から出力されたデータは一対一比較器１３のアンド
ゲートＡＮＤ11ないしＡＮＤ14、およびオアゲートＯＲ
11ないしＯＲ14の一方の入力端子にそれぞれ入力され、
アンドゲートＡＮＤ11ないしＡＮＤ14、およびオアゲー
トＯＲ11ないしＯＲ14の他方の入力端子には、検出しよ
うとするシンクワードに対応し、基準値発生器１２から
出力される基準値が入力される。
Ｆ18から出力されたデータは一対一比較器１３のアンド
ゲートＡＮＤ11ないしＡＮＤ14、およびオアゲートＯＲ
11ないしＯＲ14の一方の入力端子にそれぞれ入力され、
アンドゲートＡＮＤ11ないしＡＮＤ14、およびオアゲー
トＯＲ11ないしＯＲ14の他方の入力端子には、検出しよ
うとするシンクワードに対応し、基準値発生器１２から
出力される基準値が入力される。
【００１１】ここで、検出しようとするシンクワードの
データが“1111 0000"であると仮定すると、基準値発生
器１２は上記シンクワードのデータの‘０' と‘１' と
を入れ換えたデータである“0000 1111"を出力し、オア
ゲートＯＲ14ないしＯＲ11、およびアンドゲートＡＮＤ
14ないしＡＮＤ11の他方の入力端子にそれぞれ入力す
る。
データが“1111 0000"であると仮定すると、基準値発生
器１２は上記シンクワードのデータの‘０' と‘１' と
を入れ換えたデータである“0000 1111"を出力し、オア
ゲートＯＲ14ないしＯＲ11、およびアンドゲートＡＮＤ
14ないしＡＮＤ11の他方の入力端子にそれぞれ入力す
る。
【００１２】“1111 0000"のシンクワードが、直列／並
列変換器１１に実際に入力された場合、直列／並列変換
器１１のフリップフロップＦＦ18ないしＦＦ11の出力端
子Ｑから“1111 0000"が出力されて、オアゲートＯＲ14
ないしＯＲ11およびアンドゲートＡＮＤ14ないしＡＮＤ
11の一方の入力端子にそれぞれ入力される。
列変換器１１に実際に入力された場合、直列／並列変換
器１１のフリップフロップＦＦ18ないしＦＦ11の出力端
子Ｑから“1111 0000"が出力されて、オアゲートＯＲ14
ないしＯＲ11およびアンドゲートＡＮＤ14ないしＡＮＤ
11の一方の入力端子にそれぞれ入力される。
【００１３】したがって、アンドゲートＡＮＤ11ないし
ＡＮＤ14は、すべてローレベルの信号を出力し、オアゲ
ートＯＲ11ないしＯＲ14は、すべてハイレベルの信号を
出力するので、ノアゲートＮＯＲ11はハイレベルのフラ
グ信号ＦＧ１を出力し、ナンドゲートＮＡＮＤ11はロー
レベルのフラグ信号ＦＧ２を出力する。これにより、入
力されたデータが所定のシンクワードであると判断する
ことができる。
ＡＮＤ14は、すべてローレベルの信号を出力し、オアゲ
ートＯＲ11ないしＯＲ14は、すべてハイレベルの信号を
出力するので、ノアゲートＮＯＲ11はハイレベルのフラ
グ信号ＦＧ１を出力し、ナンドゲートＮＡＮＤ11はロー
レベルのフラグ信号ＦＧ２を出力する。これにより、入
力されたデータが所定のシンクワードであると判断する
ことができる。
【００１４】そして、反対に、シンクワード以外の他の
データが上記直列／並列変換器１１に入力された場合に
は、アンドゲートＡＮＤ11ないしＡＮＤ14の中の少なく
とも一つがハイレベルの信号を出力するか、またはオア
ゲートＯＲ11ないしＯＲ14の中の少なくとも一つがロー
レベルの信号を出力する。
データが上記直列／並列変換器１１に入力された場合に
は、アンドゲートＡＮＤ11ないしＡＮＤ14の中の少なく
とも一つがハイレベルの信号を出力するか、またはオア
ゲートＯＲ11ないしＯＲ14の中の少なくとも一つがロー
レベルの信号を出力する。
【００１５】したがって、ノアゲートＮＯＲ11がローレ
ベルの信号を出力するか、またはナンドゲートＮＡＮＤ
11がハイレベルの信号を出力するので、入力されたデー
タがシンクワードではないと判断することができる。
ベルの信号を出力するか、またはナンドゲートＮＡＮＤ
11がハイレベルの信号を出力するので、入力されたデー
タがシンクワードではないと判断することができる。
【００１６】
【発明が解決しようとする課題】ところが、上記の従来
構成では、入力されるシンクワードのそれぞれのビット
信号を予め設定された基準値と比較するために、各ビッ
ト信号毎に論理ゲートを使用している。
構成では、入力されるシンクワードのそれぞれのビット
信号を予め設定された基準値と比較するために、各ビッ
ト信号毎に論理ゲートを使用している。
【００１７】このため、シンクワードが“０Ｘ００００
０１ＢＡHEX ”（ここで、Ｘは任意の値であり、ＨＥＸ
は１６進数を示している）であるＭＰＥＧ−１では、そ
れぞれのシンクワードをビット毎に比較するのに３２個
の論理ゲートを必要とし、シンクワードが“０Ｘ４７
HEX ”であるＭＰＥＧ−２の伝送ストリーム（ｔｒａｎ
ｓｐｏｒｔ ｓｔｒｅａｍ）は８個の論理ゲートを必要
とする。したがって、ＭＰＥＧ−１およびＭＰＥＧ−２
をすべてデコーディンクするシステムは、４０個の論理
ゲートを必要とする。このため、使用される論理ゲート
の数が非常に多数となり、回路の構成が複雑になるう
え、製品の生産コストが上昇する等の問題が生じる。
０１ＢＡHEX ”（ここで、Ｘは任意の値であり、ＨＥＸ
は１６進数を示している）であるＭＰＥＧ−１では、そ
れぞれのシンクワードをビット毎に比較するのに３２個
の論理ゲートを必要とし、シンクワードが“０Ｘ４７
HEX ”であるＭＰＥＧ−２の伝送ストリーム（ｔｒａｎ
ｓｐｏｒｔ ｓｔｒｅａｍ）は８個の論理ゲートを必要
とする。したがって、ＭＰＥＧ−１およびＭＰＥＧ−２
をすべてデコーディンクするシステムは、４０個の論理
ゲートを必要とする。このため、使用される論理ゲート
の数が非常に多数となり、回路の構成が複雑になるう
え、製品の生産コストが上昇する等の問題が生じる。
【００１８】また、上記のようにＭＰＥＧを用いない他
のシステムにおいても、シンクワードのビット数と同数
のゲートが必要であり、回路の構成が複雑になったり、
製品の生産コストが上昇する等の問題が生じる。
のシステムにおいても、シンクワードのビット数と同数
のゲートが必要であり、回路の構成が複雑になったり、
製品の生産コストが上昇する等の問題が生じる。
【００１９】本発明は、上記の問題点を解決するために
なされたもので、その目的は、少数の論理ゲートを使用
して、容易にシンクワードを検出することができるシン
クワード検出回路を提供することにある。
なされたもので、その目的は、少数の論理ゲートを使用
して、容易にシンクワードを検出することができるシン
クワード検出回路を提供することにある。
【００２０】
【課題を解決するための手段】請求項１のシンクワード
検出回路は、上記の課題を解決するために、ビットスト
リームによって直列伝送されるシンクワードのデータを
クロック信号により並列データに変換する直列／並列変
換器と、前記直列／並列変換器より、上記シンクワード
が論理値が同じレベルのビット信号毎に分離されて入力
され、上記シンクワードを論理値が同じレベルのビット
信号毎に比較して、その比較結果に基づいてフラグ信号
を生成する比較手段と、前記フラグ信号によってシンク
ワードが入力されたことを判断してデータ処理制御信号
を生成する制御部と、前記直列／並列変換器より出力さ
れる並列出力信号を、前記制御部から出力されたデータ
処理制御信号にしたがって処理し、処理したデータを出
力するデータ処理器とを備えていることを特徴としてい
る。
検出回路は、上記の課題を解決するために、ビットスト
リームによって直列伝送されるシンクワードのデータを
クロック信号により並列データに変換する直列／並列変
換器と、前記直列／並列変換器より、上記シンクワード
が論理値が同じレベルのビット信号毎に分離されて入力
され、上記シンクワードを論理値が同じレベルのビット
信号毎に比較して、その比較結果に基づいてフラグ信号
を生成する比較手段と、前記フラグ信号によってシンク
ワードが入力されたことを判断してデータ処理制御信号
を生成する制御部と、前記直列／並列変換器より出力さ
れる並列出力信号を、前記制御部から出力されたデータ
処理制御信号にしたがって処理し、処理したデータを出
力するデータ処理器とを備えていることを特徴としてい
る。
【００２１】上記の構成により、ビットストリームによ
って直列伝送されるシンクワードのデータは直列／並列
変換器により並列データに変換される。上記比較手段
は、上記直列／並列変換器に対して、該直列／並列変換
器の出力するシンクワードが、論理値が同じレベルのビ
ット信号毎に分離されて入力されるよう接続されてお
り、上記シンクワードを論理値が同じレベルのビット信
号毎に比較して、その比較結果に基づいてフラグ信号を
生成する。上記制御部は、前記フラグ信号によってシン
クワードが入力されたことを判断すると、データ処理制
御信号を生成してデータ処理器へ出力し、データ処理器
は、直列／並列変換器より出力される並列出力信号を、
前記制御部から出力されたデータ処理制御信号にしたが
って処理する。
って直列伝送されるシンクワードのデータは直列／並列
変換器により並列データに変換される。上記比較手段
は、上記直列／並列変換器に対して、該直列／並列変換
器の出力するシンクワードが、論理値が同じレベルのビ
ット信号毎に分離されて入力されるよう接続されてお
り、上記シンクワードを論理値が同じレベルのビット信
号毎に比較して、その比較結果に基づいてフラグ信号を
生成する。上記制御部は、前記フラグ信号によってシン
クワードが入力されたことを判断すると、データ処理制
御信号を生成してデータ処理器へ出力し、データ処理器
は、直列／並列変換器より出力される並列出力信号を、
前記制御部から出力されたデータ処理制御信号にしたが
って処理する。
【００２２】これにより、本発明に係るシンクワード検
出回路は、同じレベルのビット信号毎に分離されたシン
クワードが比較手段に入力されるので、該比較手段は、
例えば論理ゲートを用いて、論理値が同じレベルのビッ
ト信号毎に一括して比較することができ、回路の構成を
簡単なものにすることができる。
出回路は、同じレベルのビット信号毎に分離されたシン
クワードが比較手段に入力されるので、該比較手段は、
例えば論理ゲートを用いて、論理値が同じレベルのビッ
ト信号毎に一括して比較することができ、回路の構成を
簡単なものにすることができる。
【００２３】請求項２のシンクワード検出回路は、請求
項１の構成に加えて、前記比較手段が、前記直列／並列
変換器の出力信号の中で論理値がハイレベルであるシン
クワードのビット信号を比較して、第１フラグ信号を生
成する第１論理ゲートと、前記直列／並列変換器の出力
信号の中で論理値がローレベルであるシンクワードのビ
ット信号を比較して、第２フラグ信号を生成する第２論
理ゲートとからなることを特徴としている。
項１の構成に加えて、前記比較手段が、前記直列／並列
変換器の出力信号の中で論理値がハイレベルであるシン
クワードのビット信号を比較して、第１フラグ信号を生
成する第１論理ゲートと、前記直列／並列変換器の出力
信号の中で論理値がローレベルであるシンクワードのビ
ット信号を比較して、第２フラグ信号を生成する第２論
理ゲートとからなることを特徴としている。
【００２４】上記の構成により、前記直列／並列変換器
の出力信号の中で論理値がハイレベルであるシンクワー
ドのビット信号は、全て第１論理ゲートによって比較さ
れ、論理値がローレベルであるシンクワードのビット信
号は、全て第２論理ゲートによって比較される。
の出力信号の中で論理値がハイレベルであるシンクワー
ドのビット信号は、全て第１論理ゲートによって比較さ
れ、論理値がローレベルであるシンクワードのビット信
号は、全て第２論理ゲートによって比較される。
【００２５】これにより、本発明に係るシンクワード検
出回路は、シンクワードの論理値により２個の論理ゲー
トのみを使用してシンクワードの入力を検出することが
でき、回路の構成を簡単にして所要される部品の数を減
少させることができる。
出回路は、シンクワードの論理値により２個の論理ゲー
トのみを使用してシンクワードの入力を検出することが
でき、回路の構成を簡単にして所要される部品の数を減
少させることができる。
【００２６】また、本発明に係るシンクワード検出回路
では、好ましくは、前記第１論理ゲートがＡＮＤゲート
で構成され、さらに、前記第２論理ゲートがＯＲゲート
で構成される。
では、好ましくは、前記第１論理ゲートがＡＮＤゲート
で構成され、さらに、前記第２論理ゲートがＯＲゲート
で構成される。
【００２７】
【発明の実施の形態】本発明の実施の一形態について図
１および図２に基づいて説明すれば、以下の通りであ
る。
１および図２に基づいて説明すれば、以下の通りであ
る。
【００２８】図２は本発明に係るシンクワード検出回路
のブロック図である。図２に示すように、上記シンクワ
ード検出回路は、直列／並列変換器１と、第１論理ゲー
ト２と、第２論理ゲート３と、制御部４と、データ処理
器５とを備えている。
のブロック図である。図２に示すように、上記シンクワ
ード検出回路は、直列／並列変換器１と、第１論理ゲー
ト２と、第２論理ゲート３と、制御部４と、データ処理
器５とを備えている。
【００２９】上記直列／並列変換器１は、ビットストリ
ームから直列伝送されるデータをクロック信号ＣＬＫに
より並列データに変換する。上記第１論理ゲート２は、
上記直列／並列変換器１の出力信号より、シンクワード
の中のハイレベル（例えば‘１’）のビット信号を検出
し、第１フラグ信号ＦＧ1 を制御部４に出力する。上記
第２論理ゲート３は、上記直列／並列変換器１の出力信
号より、シンクワードの中のローレベル（例えば
‘０’）のビット信号を検出し、第２フラグ信号ＦＧ2
を制御部４に出力する。上記制御部４は、前記第１フラ
グ信号ＦＧ1 および第２フラグ信号ＦＧ2 に基づいてシ
ンクワードの入力を判断し、データ処理制御信号をデー
タ処理器５へ出力する。上記データ処理器５は、前記制
御部４が出力したデータ処理制御信号に従って、前記直
列／並列変換器１の出力信号を処理する。
ームから直列伝送されるデータをクロック信号ＣＬＫに
より並列データに変換する。上記第１論理ゲート２は、
上記直列／並列変換器１の出力信号より、シンクワード
の中のハイレベル（例えば‘１’）のビット信号を検出
し、第１フラグ信号ＦＧ1 を制御部４に出力する。上記
第２論理ゲート３は、上記直列／並列変換器１の出力信
号より、シンクワードの中のローレベル（例えば
‘０’）のビット信号を検出し、第２フラグ信号ＦＧ2
を制御部４に出力する。上記制御部４は、前記第１フラ
グ信号ＦＧ1 および第２フラグ信号ＦＧ2 に基づいてシ
ンクワードの入力を判断し、データ処理制御信号をデー
タ処理器５へ出力する。上記データ処理器５は、前記制
御部４が出力したデータ処理制御信号に従って、前記直
列／並列変換器１の出力信号を処理する。
【００３０】上記直列／並列変換器１、第１論理ゲート
２および第２論理ゲート３より、ＭＰＥＧ−２の伝送ス
トリームのシンクワードである“０Ｘ４７HEX ”、即ち
下位８ビットである“0100 0111"の入力を検出する場合
の詳細な回路例を図１を用いて説明する。
２および第２論理ゲート３より、ＭＰＥＧ−２の伝送ス
トリームのシンクワードである“０Ｘ４７HEX ”、即ち
下位８ビットである“0100 0111"の入力を検出する場合
の詳細な回路例を図１を用いて説明する。
【００３１】図１に示すように、直列／並列変換器１
は、フリップフロップＦＦ1 〜ＦＦ8が直列に連結され
てなり、一番目のフリップフロップＦＦ1 の入力端子Ｄ
にはビットストリームにより伝送されるデータが入力さ
れる。そして、フリップフロップＦＦ1 〜ＦＦ8 の各ク
ロック端子ＣＫにはクロック信号ＣＬＫが入力される。
第１論理ゲート２では、アンドゲートＡＮＤ1 が、ＭＰ
ＥＧ−２の伝送ストリームのシンクワードの下位８ビッ
ト信号“0100 0111"の中で論理値‘１’を出力するフリ
ップフロップＦＦ1 〜ＦＦ3 、ＦＦ7 の出力信号の論理
積を求め、第１フラグ信号ＦＧ1 を出力する。そして、
第２論理ゲート３では、オアゲートＯＲ1 が、ＭＰＥＧ
−２の伝送ストリームのシンクワードの下位８ビット信
号“01000111"の中で論理値‘０’を出力するフリップ
フロップＦＦ4 〜ＦＦ6 、ＦＦ8の出力信号の論理和を
求め、第２フラグ信号ＦＧ2 を出力する。
は、フリップフロップＦＦ1 〜ＦＦ8が直列に連結され
てなり、一番目のフリップフロップＦＦ1 の入力端子Ｄ
にはビットストリームにより伝送されるデータが入力さ
れる。そして、フリップフロップＦＦ1 〜ＦＦ8 の各ク
ロック端子ＣＫにはクロック信号ＣＬＫが入力される。
第１論理ゲート２では、アンドゲートＡＮＤ1 が、ＭＰ
ＥＧ−２の伝送ストリームのシンクワードの下位８ビッ
ト信号“0100 0111"の中で論理値‘１’を出力するフリ
ップフロップＦＦ1 〜ＦＦ3 、ＦＦ7 の出力信号の論理
積を求め、第１フラグ信号ＦＧ1 を出力する。そして、
第２論理ゲート３では、オアゲートＯＲ1 が、ＭＰＥＧ
−２の伝送ストリームのシンクワードの下位８ビット信
号“01000111"の中で論理値‘０’を出力するフリップ
フロップＦＦ4 〜ＦＦ6 、ＦＦ8の出力信号の論理和を
求め、第２フラグ信号ＦＧ2 を出力する。
【００３２】このように構成された本発明のシンクワー
ド検出回路では、クロック信号ＣＬＫが入力される状態
でビットストリームより所定のデータが直列入力される
と、入力された上記データは、クロック信号ＣＬＫによ
り直列／並列変換器１のフリップフロップＦＦ1 ないし
ＦＦ8 を通じて順次シフトされることにより、並列デー
タに変換されて出力される。
ド検出回路では、クロック信号ＣＬＫが入力される状態
でビットストリームより所定のデータが直列入力される
と、入力された上記データは、クロック信号ＣＬＫによ
り直列／並列変換器１のフリップフロップＦＦ1 ないし
ＦＦ8 を通じて順次シフトされることにより、並列デー
タに変換されて出力される。
【００３３】ここで、ＭＰＥＧ−２の伝送ストリームの
シンクワードの下位８ビット信号“0100 0111"の中で論
理値‘１’を出力するフリップフロップＦＦ1 〜Ｆ
Ｆ3 、ＦＦ7 の出力信号は第１論理ゲート２のアンドゲ
ートＡＮＤ1 に入力され、ＭＰＥＧ−２の伝送ストリー
ムのシンクワードの下位８ビット信号“0100 0111"の中
で論理値‘０’を出力するフリップフロップＦＦ4 〜Ｆ
Ｆ6 、ＦＦ8 の出力信号は第２論理ゲート３のオアゲー
トＯＲ1 に入力される。
シンクワードの下位８ビット信号“0100 0111"の中で論
理値‘１’を出力するフリップフロップＦＦ1 〜Ｆ
Ｆ3 、ＦＦ7 の出力信号は第１論理ゲート２のアンドゲ
ートＡＮＤ1 に入力され、ＭＰＥＧ−２の伝送ストリー
ムのシンクワードの下位８ビット信号“0100 0111"の中
で論理値‘０’を出力するフリップフロップＦＦ4 〜Ｆ
Ｆ6 、ＦＦ8 の出力信号は第２論理ゲート３のオアゲー
トＯＲ1 に入力される。
【００３４】ＭＰＥＧ−２の伝送ストリームのシンクワ
ードの下位８ビット信号“0100 0111"が入力される場合
には、アンドゲートＡＮＤ1 の入力端子にはすべて論理
‘１’、即ちハイレベルの信号が入力されるので、アン
ドゲートＡＮＤ1 はハイレベルの第１フラグ信号ＦＧ1
出力する。一方、オアゲートＯＲ1 の入力端子にはすべ
て論理‘０’、即ちローレベルの信号が入力されるの
で、オアゲートＯＲ1 はローレベルの第２フラグ信号Ｆ
Ｇ2 を出力する。
ードの下位８ビット信号“0100 0111"が入力される場合
には、アンドゲートＡＮＤ1 の入力端子にはすべて論理
‘１’、即ちハイレベルの信号が入力されるので、アン
ドゲートＡＮＤ1 はハイレベルの第１フラグ信号ＦＧ1
出力する。一方、オアゲートＯＲ1 の入力端子にはすべ
て論理‘０’、即ちローレベルの信号が入力されるの
で、オアゲートＯＲ1 はローレベルの第２フラグ信号Ｆ
Ｇ2 を出力する。
【００３５】このように、アンドゲートＡＮＤ1 が出力
するハイレベルの第１フラグ信号ＦＧ1 とオアゲートＯ
Ｒ1 が出力するローレベルの第２フラグ信号ＦＧ2 とが
制御部４に入力されると、該制御部４は、第１フラグ信
号ＦＧ1 および第２フラグ信号ＦＧ2 よりシンクワード
が入力されたと判断し、データ処理制御信号をデータ処
理器５へ出力する。データ処理器５は、上記データ処理
制御信号によって直列／並列変換器１から並列出力され
るデータを処理する。
するハイレベルの第１フラグ信号ＦＧ1 とオアゲートＯ
Ｒ1 が出力するローレベルの第２フラグ信号ＦＧ2 とが
制御部４に入力されると、該制御部４は、第１フラグ信
号ＦＧ1 および第２フラグ信号ＦＧ2 よりシンクワード
が入力されたと判断し、データ処理制御信号をデータ処
理器５へ出力する。データ処理器５は、上記データ処理
制御信号によって直列／並列変換器１から並列出力され
るデータを処理する。
【００３６】また、シンクワードでないデータ、すなわ
ちＭＰＥＧ−２の伝送ストリームの下位８ビット信号が
“0100 0111"ではない他のデータが入力される場合に
は、フリップフロップＦＦ1 〜ＦＦ3 、ＦＦ7 の中の少
なくとも一つがローレベルの信号を出力するか、または
フリップフロップＦＦ4 〜ＦＦ6 、ＦＦ8 の中の少なく
とも一つがハイレベルの信号を出力する。
ちＭＰＥＧ−２の伝送ストリームの下位８ビット信号が
“0100 0111"ではない他のデータが入力される場合に
は、フリップフロップＦＦ1 〜ＦＦ3 、ＦＦ7 の中の少
なくとも一つがローレベルの信号を出力するか、または
フリップフロップＦＦ4 〜ＦＦ6 、ＦＦ8 の中の少なく
とも一つがハイレベルの信号を出力する。
【００３７】したがって、アンドゲートＡＮＤ1 がロー
レベルの信号を出力するか、またはオアゲートＯＲ1 が
ハイレベルの信号を出力することにより、制御部４はシ
ンクワードが入力されず、所定のデータが入力されたと
判断するため、データ処理制御信号は出力されない。
レベルの信号を出力するか、またはオアゲートＯＲ1 が
ハイレベルの信号を出力することにより、制御部４はシ
ンクワードが入力されず、所定のデータが入力されたと
判断するため、データ処理制御信号は出力されない。
【００３８】上述の説明では、ＭＰＥＧ−２の伝送スト
リームのシンクワードを検出する場合を例に上げて説明
したが、本発明に係るシンクワード検出回路は、ＭＰＥ
Ｇ−２の伝送ストリームのシンクワード以外にも他のシ
ステムのシンクワードを検出することもできる。このと
き、検出されるシンクワードに基づいてフリップフロッ
プＦＦ1 ないしＦＦ8 の数を増減されるとともに、フリ
ップフロップＦＦ1 ないしＦＦ8 の出力信号はアンドゲ
ートＡＮＤ1 およびオアゲートＯＲ1 の入力端子に選択
的に出力される。
リームのシンクワードを検出する場合を例に上げて説明
したが、本発明に係るシンクワード検出回路は、ＭＰＥ
Ｇ−２の伝送ストリームのシンクワード以外にも他のシ
ステムのシンクワードを検出することもできる。このと
き、検出されるシンクワードに基づいてフリップフロッ
プＦＦ1 ないしＦＦ8 の数を増減されるとともに、フリ
ップフロップＦＦ1 ないしＦＦ8 の出力信号はアンドゲ
ートＡＮＤ1 およびオアゲートＯＲ1 の入力端子に選択
的に出力される。
【００３９】また、上述では、アンドゲートＡＮＤ
1 は、フリップフロップＦＦ1 〜ＦＦ3、ＦＦ7 の出力
信号の論理積を求めて第１フラグ信号ＦＧ1 を出力し、
オアゲートＯＲ1 はフリップフロップＦＦ4 〜ＦＦ6 、
ＦＦ8 の出力信号の論理和を求めて第２フラグ信号ＦＧ
1 を出力している。しかしながら、本実施の形態におい
て、アンドゲートＡＮＤ1 およびオアゲートＯＲ1 以外
の論理ゲートを、これと同様の目的で用いてもよい。
1 は、フリップフロップＦＦ1 〜ＦＦ3、ＦＦ7 の出力
信号の論理積を求めて第１フラグ信号ＦＧ1 を出力し、
オアゲートＯＲ1 はフリップフロップＦＦ4 〜ＦＦ6 、
ＦＦ8 の出力信号の論理和を求めて第２フラグ信号ＦＧ
1 を出力している。しかしながら、本実施の形態におい
て、アンドゲートＡＮＤ1 およびオアゲートＯＲ1 以外
の論理ゲートを、これと同様の目的で用いてもよい。
【００４０】以上のように、本実施の形態に係るシンク
ワード検出回路は、シンクワードの論理値により２個の
論理ゲートのみを使用してシンクワードの入力を検出す
ることができ、回路の構成を簡単にして所要される部品
の数を減少させることができるため、製品の生産コスト
の節減、生産性の向上、および回路の小型化を実現する
ことができる。
ワード検出回路は、シンクワードの論理値により２個の
論理ゲートのみを使用してシンクワードの入力を検出す
ることができ、回路の構成を簡単にして所要される部品
の数を減少させることができるため、製品の生産コスト
の節減、生産性の向上、および回路の小型化を実現する
ことができる。
【００４１】
【発明の効果】請求項１の発明のシンクワード検出回路
は、以上のように、ビットストリームによって直列伝送
されるシンクワードのデータをクロック信号により並列
データに変換する直列／並列変換器と、前記直列／並列
変換器より、上記シンクワードが論理値が同じレベルの
ビット信号毎に分離されて入力され、上記シンクワード
を論理値が同じレベルのビット信号毎に比較して、その
比較結果に基づいてフラグ信号を生成する比較手段と、
前記フラグ信号によってシンクワードが入力されたこと
を判断してデータ処理制御信号を生成する制御部と、前
記直列／並列変換器より出力される並列出力信号を、前
記制御部から出力されたデータ処理制御信号にしたがっ
て処理し、処理したデータを出力するデータ処理器とを
備えている構成である。
は、以上のように、ビットストリームによって直列伝送
されるシンクワードのデータをクロック信号により並列
データに変換する直列／並列変換器と、前記直列／並列
変換器より、上記シンクワードが論理値が同じレベルの
ビット信号毎に分離されて入力され、上記シンクワード
を論理値が同じレベルのビット信号毎に比較して、その
比較結果に基づいてフラグ信号を生成する比較手段と、
前記フラグ信号によってシンクワードが入力されたこと
を判断してデータ処理制御信号を生成する制御部と、前
記直列／並列変換器より出力される並列出力信号を、前
記制御部から出力されたデータ処理制御信号にしたがっ
て処理し、処理したデータを出力するデータ処理器とを
備えている構成である。
【００４２】それゆえ、本発明に係るシンクワード検出
回路は、同じレベルのビット信号毎に分離されたシンク
ワードが比較手段に入力されるので、該比較手段は、例
えば論理ゲートを用いて、論理値が同じレベルのビット
信号毎に一括して比較することができ、回路の構成を簡
単なものにすることができるという効果を奏する。
回路は、同じレベルのビット信号毎に分離されたシンク
ワードが比較手段に入力されるので、該比較手段は、例
えば論理ゲートを用いて、論理値が同じレベルのビット
信号毎に一括して比較することができ、回路の構成を簡
単なものにすることができるという効果を奏する。
【００４３】請求項２の発明のシンクワード検出回路
は、以上のように、請求項１の構成に加えて、前記比較
手段が、前記直列／並列変換器の出力信号の中で論理値
がハイレベルであるシンクワードのビット信号を比較し
て、第１フラグ信号を生成する第１論理ゲートと、前記
直列／並列変換器の出力信号の中で論理値がローレベル
であるシンクワードのビット信号を比較して、第２フラ
グ信号を生成する第２論理ゲートとからなる構成であ
る。
は、以上のように、請求項１の構成に加えて、前記比較
手段が、前記直列／並列変換器の出力信号の中で論理値
がハイレベルであるシンクワードのビット信号を比較し
て、第１フラグ信号を生成する第１論理ゲートと、前記
直列／並列変換器の出力信号の中で論理値がローレベル
であるシンクワードのビット信号を比較して、第２フラ
グ信号を生成する第２論理ゲートとからなる構成であ
る。
【００４４】それゆえ、請求項１の構成による効果に加
えて、本発明に係るシンクワード検出回路は、シンクワ
ードの論理値により２個の論理ゲートのみを使用してシ
ンクワードの入力を検出することができ、回路の構成を
簡単にして所要される部品の数を減少させることがで
き、製品の生産コストの節減、生産性の向上、および回
路の小形化を実現することができるという効果を奏す
る。
えて、本発明に係るシンクワード検出回路は、シンクワ
ードの論理値により２個の論理ゲートのみを使用してシ
ンクワードの入力を検出することができ、回路の構成を
簡単にして所要される部品の数を減少させることがで
き、製品の生産コストの節減、生産性の向上、および回
路の小形化を実現することができるという効果を奏す
る。
【００４５】尚、好ましくは、請求項３に示すように、
前記第１論理ゲートとしてＡＮＤゲートを用い、請求項
４に示すように、前記第２論理ゲートとしてＯＲゲート
を用いるとよい。
前記第１論理ゲートとしてＡＮＤゲートを用い、請求項
４に示すように、前記第２論理ゲートとしてＯＲゲート
を用いるとよい。
【図１】本発明の一実施形態を示すものであり、シンク
ワード検出回路の構成例を示す回路図である。
ワード検出回路の構成例を示す回路図である。
【図２】上記シンクワード検出回路の構成例を示すブロ
ック図である。
ック図である。
【図３】従来のシンクワード検出回路の構成例を示すブ
ロック図である。
ロック図である。
【図４】従来のシンクワード検出回路の構成例を示す回
路図である。
路図である。
１ 直列／並列変換器 ２ 第１論理ゲート（比較手段） ３ 第２論理ゲート（比較手段） ４ 制御部 ５ データ処理器 ＡＮＤ1 アンドゲート ＯＲ1 オアゲート
Claims (4)
- 【請求項１】ビットストリームによって直列伝送される
シンクワードのデータをクロック信号により並列データ
に変換する直列／並列変換器と、 前記直列／並列変換器より、上記シンクワードが論理値
が同じレベルのビット信号毎に分離されて入力され、上
記シンクワードを論理値が同じレベルのビット信号毎に
比較して、その比較結果に基づいてフラグ信号を生成す
る比較手段と、 前記フラグ信号によってシンクワードが入力されたこと
を判断してデータ処理制御信号を生成する制御部と、 前記直列／並列変換器より出力される並列出力信号を、
前記制御部から出力されたデータ処理制御信号にしたが
って処理し、処理したデータを出力するデータ処理器と
を備えていることを特徴とするシンクワード検出回路。 - 【請求項２】前記比較手段が、 前記直列／並列変換器の出力信号の中で論理値がハイレ
ベルであるシンクワードのビット信号を比較して、第１
フラグ信号を生成する第１論理ゲートと、 前記直列／並列変換器の出力信号の中で論理値がローレ
ベルであるシンクワードのビット信号を比較して、第２
フラグ信号を生成する第２論理ゲートとからなることを
特徴とする請求項１記載のシンクワード検出回路。 - 【請求項３】前記第１論理ゲートが、ＡＮＤゲートであ
ることを特徴とする請求項２記載のシンクワード検出回
路。 - 【請求項４】前記第２論理ゲートが、ＯＲゲートである
ことを特徴とする請求項２記載のシンクワード検出回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960026005A KR100244745B1 (ko) | 1996-06-29 | 1996-06-29 | 싱크 워드 검출회로 |
| KR96-26005 | 1996-06-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098458A true JPH1098458A (ja) | 1998-04-14 |
Family
ID=19464861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16772997A Pending JPH1098458A (ja) | 1996-06-29 | 1997-06-24 | シンクワード検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5901335A (ja) |
| JP (1) | JPH1098458A (ja) |
| KR (1) | KR100244745B1 (ja) |
| DE (1) | DE19726080A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321164B1 (ko) * | 1999-12-30 | 2002-03-18 | 박종섭 | 메모리 소자의 데이터 기입 및 독출 제어방법 및 회로 |
| KR100324597B1 (ko) * | 1999-12-30 | 2002-02-16 | 박종섭 | 비트 스트림 프로세서 |
| US6956871B2 (en) * | 2002-04-19 | 2005-10-18 | Thomson Licensing | Apparatus and method for synchronization of audio and video streams |
| KR100546398B1 (ko) * | 2003-11-25 | 2006-01-26 | 삼성전자주식회사 | 압축된 오디오 비트스트림에서 싱크 워드를 찾는 방법 및상기 방법을 기록한 기록 매체 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245470A (ja) * | 1988-03-28 | 1989-09-29 | Toshiba Corp | 回転ヘッド型磁気記録再生装置 |
| JPH04192828A (ja) * | 1990-11-27 | 1992-07-13 | Fujitsu Ltd | ワードインタリーブ方式における同期方式 |
| US5247363A (en) * | 1992-03-02 | 1993-09-21 | Rca Thomson Licensing Corporation | Error concealment apparatus for hdtv receivers |
| JP3241098B2 (ja) * | 1992-06-12 | 2001-12-25 | 株式会社東芝 | 多方式対応の受信装置 |
| US5559999A (en) * | 1994-09-09 | 1996-09-24 | Lsi Logic Corporation | MPEG decoding system including tag list for associating presentation time stamps with encoded data units |
| US5815634A (en) * | 1994-09-30 | 1998-09-29 | Cirrus Logic, Inc. | Stream synchronization method and apparatus for MPEG playback system |
| KR0137701B1 (ko) * | 1994-12-13 | 1998-05-15 | 양승택 | 엠피이지-2(mpeg-2) 시스템의 피이에스(pes) 패킷화 장치 |
-
1996
- 1996-06-29 KR KR1019960026005A patent/KR100244745B1/ko not_active IP Right Cessation
-
1997
- 1997-06-19 DE DE1997126080 patent/DE19726080A1/de not_active Ceased
- 1997-06-20 US US08/880,109 patent/US5901335A/en not_active Expired - Fee Related
- 1997-06-24 JP JP16772997A patent/JPH1098458A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006890A (ko) | 1998-03-30 |
| US5901335A (en) | 1999-05-04 |
| DE19726080A1 (de) | 1998-02-05 |
| KR100244745B1 (ko) | 2000-02-15 |
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