KR0136821Y1 - 데이터 네트워크 - Google Patents

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Abstract

본 고안은 MPEG 문장분석(syntax parsing) 시 24비트의 사용자 데이터 종료정보를 판단함으로서 사용자 데이터의 처리속도를 향상시킬 수 있는 데이터 네트워크에 관한 것으로서, 현재 디코딩 시간의 16비트의 데이터에서 상위 15비트의 신호를 입력받는 제1노아게이트와, 상기 16비트의 데이터에서 하위 1비트와 상기 제1노아게이트의 출력신호를 두입력으로 하는 제1앤드게이트와, 상기 디코딩 시간의 데이터보다 한 클럭 이전의 8비트 데이터를 입력받는 제2노아게이트와, 상기 제2노아게이트의 출력신호를 입력받아 그 값이 전부 0인지 아닌지를 저장하는 제1플립플롭과, 상기 제1앤드게이트 및 제1플립플롭의 출력신호를 입력받는 제2앤드게이트와, 입력단에 연결되어 8비트의 사용자 데이터를 입력받아 저장하는 제2플립플롭과, 상기 제2앤드게이트의 출력신호에 따라 상기 제2플립플롭을 통해 8비트의 사용자 데이터를 입력받아 컨드롤 신호 또는 정보신호를 출력하는 조합회로와, 상기 조합회로의 출력되는 정보신호를 입력받아 한 클럭동안 지연시켜 출력하는 제3플립플롭을 포함하여 구성된 것을 특징으로 한다.

Description

데이터 네트워크
제1도는 종래기술에 의한 데이터 네트워크의 구성블록도.
제2도는 본 고안에 의한 데이터 네트워크의 구성블록도.
* 도면의 주요부분에 대한 부호의 설명
110 : 제1노아게이트 120 : 제1앤드게이트
130 : 제2노아게이트 140 : 제1 플립플롭
150 : 제2앤드게이트 160 : 제2플립플롭
170 : 조합회로 180 : 제3플립플롭
본 고안은 데이터 네트워크에 관한 것으로 특히, MPEG(Moving Picture Experts Group) 문장분석(syntax parsing) 시 24비트의 사용자 데이터 종료정보를 판단함으로서 사용자 데이터의 처리속도를 향상시킬 수 있는 데이터 네트워크에 관한 것이다.
일반적으로, 사용자 데이터에서는 사용자 데이터가 8비트씩으로 이루어져 있고, 시작코드 프리픽스(start code Prefix)와 사용자 데이터 종료정보가 24비트로 이루어진다. 본 명세서에서는 상기 시작코드 프리픽스와 사용자 데이터 종료정보가 상위 23비트가 모두 0이고, 하위 1비트가 1인 것을 사용하는 경우를 예로 들어 설명한다.
종래기술에 의한 데이터 네트워크의 구성은 첨부한 제1도를 참조하면, 입력되는 24비트의 데이터에서 상위 23비트를 입력받는 노아게이트(NOR gate)(10)와, 상기 24비트의 데이터에서 하위 1비트와 상기 노아게이트(10)의 출력신호를 두입력으로 하는 앤드게이트(20)와, 상기 앤드게이트(20)의 출력신호에 따라 8비트의 사용자 데이터를 입력받아 컨트롤 신호 또는 사용자 데이터를 출력하는 조합회로(30)와, 상기 조합회로(30)의 출력신호를 입력받아 한 클럭동안 지연시켜 출력하는 플립플롭(40)으로 구성된다.
상기와 같이 구성되는 종래의 데이터 네트워크에서는 32비트의 데이터를 처리하는 경우에 상위 8비트의 사용자 데이터가 입력단을 통해 상기 조합회로(30)로 입력되고, 나머지 24비트 중 상위 23비트는 상기 노아게이트(10)로 입력되는 동시에 하위 1비트는 상기 앤드게이트(20)로 입력된다. 이때, 상기 앤드게이트(20)는 사용자 데이터의 끝인 경우에 1을 출력하고, 끝이 아니면 0을 출력하게 된다. 그에 따라 사용자 데이터는 디코딩 타임에서 사용자 데이터 종료정보를 판단할 수 있다.
상기 판단결과가 사용자 데이터의 끝이 아니면 8비트씩 이동시키도록 컨트롤 신호를 출력하고, 사용자 데이터의 끝이면 다음 시작코드를 찾도록 사용자 데이터 루틴에서 벗어난다.
그러나, 상기와 같은 종래의 데이터 네트워크에서 32비트씩의 데이터처리는 전체 칩의 크기를 크게하는 문제점이 발생한다. 그에 따라 16비트씩의 데이터 처리를 수행하도록 하여 전체 칩의 크기를 줄이고 있으나 이는 사용자 데이터 종료정보가 24비트씩 보아야 판단할 수 있기 때문에 디코딩 타임시에 바로 디코딩을 할 수 없게되는 문제점이 있다.
또한, 상기의 문제점을 해결하기 위하여 일단 데이터를 저장한 후 디코eld 타임에서 판단하도록 하는 경우에는 상기 판단결과가 사용자 데이터의 끝이면 저장한 데이터를 다시 되살려야 하기 때문에 하드웨어적으로 레지스터의 수가 증가하게 되고, 데이터 처리시 디코딩 시간이 늦어지는 문제점이 발생된다.
상술한 문제점을 해소하기 위한 본 고안의 목적은 8비트 또는 16비트를 입력받는 논리수단을 구비하여 24비트를 동시에 판단함으로써 칩의 크기를 축소시기는 동시에 처리속도를 향상시킬 수 있는 데이터 네트워크를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 고안의 특징은 데이터 네트워크는 현재 디코딩 시간의 16비트의 데이터에서 상위 15비트의 신호를 입력받는 제1노아게이트(NOR gate)와, 상기 16비트의 데이터에서 하위 1비트와 상기 제1노아게이트의 출력신호를 두입역으로 하는 제1앤드게이트와,상기 디코딩 시간의 데이터보다 한 클럭 이전의 8비트 데이터를 입력받는 제2노아게이트와, 상기 제2노아게이트의 출력신호를 입력받아 그 값이 전부 0인지 아닐지를 저장하는 제1플립플롭과, 상기 제1앤드게이트 및 제1플립플롭의 출력신호를 입력받는 제2앤드게이트와, 입력단에 연결되어 8비트의 사용자 데이터를 입력받아 저장하는 제2플립플롭과, 상기 제2앤드게이트의 출력신호에 따라 상기 제2플립플롭을 통해 8비트의 사용자 데이터를 입력받아 컨트롤 정보신호를 출력하는 조합회로와, 상기 조합회로의 출력되는 정보신호를 입력받아 한 클럭동안 지연시켜 출력하는 제3플립플롭을 포함하여 구성된 것을 특징으로하는 데이터 네트워크를 제공한다.
이하, 첨부한 도면을 참조하여 본 고안의 실시예를 보다 상세하게 설명하면 다음과 같다.
제2도는 본 고안에 의한 데이터 네트워크의 구성블록도이다.
제2도를 참조하면, 본 고안에 의한 데이터 네트워크는 현재 디코딩시간의 16비트의 데이터에서 상위 15비트의 신호를 입력받는 제1노아게이트(110)와, 상기 16비트의 데이터에서 하위 1비트와 상기 제1노아게이트(110)의 출력신호를 두입력으로 하는 제1앤드게이트(120)와, 상기 디코딩 시간의 데이터보다 한 클럭 이전의 8비트 데이터를 입력받는 제2노아게이트(130)와, 상기 제2노아게이트(130)의 출력신호를 입력받아 그 값이 전부 0인지 아닌지를 저장하는 제1플립플롭(140)과, 상기 제1앤드게이트(120) 및 제1플립플롭(140)의 출력신호를 입력받는 제2앤드게이트(150)와, 입력단에 연결되어 8비트의 사용자 데이터를 입력받아 저장하는 제2플립플롭(160)과, 상기 제2앤드게이트(150)의 출력신호에 따라 상기 제2플립플롭(160)을 통해 8비트의 사용자 데이터를 입력받아 컨드롤 신호 또는 정보신호를 출력하는 조합회로(170)와, 상기 조합회로(170)의 출력되는 정보신호를 입력받아 한 클럭동안 지연시켜 출력하는 제3플립플롭(180)을 포함하여 구성된다.
상기와 같이 구성된 본 고안의 동작은 다음과 같다.
먼저, 사용자 데이터 디코딩 상태로 들어가면 상기 제2노아게이트(130)를 통해 디코딩 시간의 데이터보다 한 클럭 이전의 8비트 데비터를 입력받아 그 값이 전부 0인지 아닌지를 상기 제1플립플롭(140)에 저장시킨다. 이때, 상기 8비트의 데이터는 입력단을 통해 제2플립플롭(160)에 저장된다.
그후, 상기 제1노아게이트(110)에서는 현재 디코딩 시간의 16비트의 데이터에서 상위 15비트의 신호를 입력받아 부정논리합의 논리연산을 수행하고, 상기 제1앤드게이트(120)에서는 상지 16비트의 데이터에서 하위1비트와 상기 제1노아게이트(110)의 출력신호를 두입력으로하여 논리곱의 논리연산을 수행한다.
한편, 상기 제2앤드게이트(150)에서는 상기 제1앤드게이트(120) 및 제1플립플롭(140)의 출력신호를 입력받아 논리곱의 논리연산을 수행한다. 상기 제2앤드게이트(150)의 논리연산의 수행결과에 따라 사용자 데이터의 끝인지를 판단한다.
상기 판단결과가 사용자 데이터의 끝이 아니면 제2 플립플롭(160)에 저장된 8비트의 데이터는 상기 조합회로(170)를 통해 상기 제3 플립플롭(180)에 저장되어 다음 클럭시간에 출력단으로 출력된다. 그후, 상기 조합회로(170)에서는 컨트롤신호를 출력하여 8비트의 사용자 데이터를 이동시킨다.
상기의 동작을 반복함으로서 사용자 데이터의 디코딩이 연속적으로 고속 처리된다.
한편, 상기 제2 앤드게이트(150)의 논리연산의 수행결과에 따라 사용자 데이터의 끝으로 판단되면 즉, 출력이 1이 되면 사용자 데이터 디코딩 상태를 벗어나서 다음 시작코드를 찾는다.
상기 설명에서 사용자 데이터 종료정보가 시작코드 프리픽스와 같고, 상기 8비트가 모두 0이기 때문에 헤더 발견회로에서 이전에 8비트의·.0이 있었다는 상태를 만들어주면 계속적으로 디코딩을 실시할 수 있게된다.
이상에서 설명한 바와 같이 본 고안의 데이터 네트워크는 8비트 또는16비트를 입력받는 논리수단에 의해 연속적인 24비트의 데이터를 동시에 판단할 수 있기 때문에 전체 32비트 단위도 데이터의 처리가 가능하여 처리속도를 향상시킬 수 있는 동시에 칩면적을 축소시킬 수 있는 효과가 있다.
또한, 사용자 데이터 종료정보와 시작코드 프리픽스가 같기 때문에 헤더 발견회로에서 이전에 8비트의 0이 있었다는 상태를 만들어주면 계속적으로 디코딩을 실시할 수 있어서 사용자 데이터의 처리가 고속으로 수행되는 효과가 있다.

Claims (1)

  1. 현재 디코딩 시간의 16비트의 데이터에서 상위 15비트의 신호를 입력받는 제1 노아게이트와, 상기 16비트의 데이터에서 하위 1비트와 상기 제1노아게이트의 출력신호를 두입력으로 하는 제1앤드게이트와, 상기 디코딩 시간의 데이터보다 한 클럭 이전의 8비트 데이터를 입력받는 제2노아게이트와, 상기 제2노아게이트의 출력신호를 입력받아 그 값이 전부 0인지 아닌지를 저장하는 제1플립플롭과, 상기 제1앤드게이트 및 제1플립플롭의 출력신호를 입력받는 제2앤드게이트와, 입력단에 연결되어 8비트의 사용자 데이터를 입력받아 저장하는 제2플립플롭과, 상기 제2앤드게이트의 출력신호에 따라 상기 제2플립플롭을 통해 8비트의 사용자 데이터를 입력받아 컨드롤 신호 또는 정보신호를 출력하는 조합회로와, 상기 조합회로의 출력되는 정보신호를 입력받아 한 클럭동안 지연시켜 출력하는 제3플립플롭을 포함하여 구성된 것을 특징으로 하는 데이터 네트워크.
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