JPH09312676A - データ検出回路 - Google Patents
データ検出回路Info
- Publication number
- JPH09312676A JPH09312676A JP8150196A JP15019696A JPH09312676A JP H09312676 A JPH09312676 A JP H09312676A JP 8150196 A JP8150196 A JP 8150196A JP 15019696 A JP15019696 A JP 15019696A JP H09312676 A JPH09312676 A JP H09312676A
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- JP
- Japan
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- signal
- counter
- count
- comparison
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- Pending
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- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 連続条件が大きくなることに伴う回路規模の
増大をできる限り抑えたデータ検出回路を提供するこ
と。 【解決手段】 入力データ中の連続する２ビットを比較
し、両ビットが異なる場合に不一致信号を出力する比較
判定部６と、基準クロック信号のパルス数をカウント
し、カウント値が予め設定された値になったときにカウ
ントアップ信号を出力するカウンタ２とを備え、カウン
タ２は、比較判定部６からの不一致信号に基づいてリセ
ットされ、当該カウンタ２からのカウントアップ信号に
基づいて入力データの連続状態を検出するように構成す
る。
増大をできる限り抑えたデータ検出回路を提供するこ
と。 【解決手段】 入力データ中の連続する２ビットを比較
し、両ビットが異なる場合に不一致信号を出力する比較
判定部６と、基準クロック信号のパルス数をカウント
し、カウント値が予め設定された値になったときにカウ
ントアップ信号を出力するカウンタ２とを備え、カウン
タ２は、比較判定部６からの不一致信号に基づいてリセ
ットされ、当該カウンタ２からのカウントアップ信号に
基づいて入力データの連続状態を検出するように構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、アラーム
インテグレーションシステム等において用いられる、入
力データの連続状態を検出するためのデータ検出回路の
分野に関する。
インテグレーションシステム等において用いられる、入
力データの連続状態を検出するためのデータ検出回路の
分野に関する。
【０００２】
【従来の技術】従来、バイナリデータ中において“１”
または“０”のデータの連続状態を検出するデータ検出
回路として、図３に示すようなものがある。図３は、従
来のデータ検出回路の要部構成を示すブロック図であ
る。図３において、データ検出回路１’は、２つのカウ
ンタ２ａ，２ｂ、出力デコーダ３ａ，３ｂ、反転回路
４、オアゲート５から構成されている。
または“０”のデータの連続状態を検出するデータ検出
回路として、図３に示すようなものがある。図３は、従
来のデータ検出回路の要部構成を示すブロック図であ
る。図３において、データ検出回路１’は、２つのカウ
ンタ２ａ，２ｂ、出力デコーダ３ａ，３ｂ、反転回路
４、オアゲート５から構成されている。
【０００３】各カウンタ２ａ，２ｂは、基準クロック信
号をカウントするとともに、入力データによりリセット
される。すなわち、カウンタ２ａは、入力データのパル
ス立ち上がりタイミングによってリセットされ、入力デ
ータに“１”が続く限りカウントを継続する。また、カ
ウンタ２ｂは、反転回路４を介していることから入力デ
ータのパルス立ち下がりタイミングよってリセットさ
れ、入力データに“０”が続く限りカウントを継続する
ように構成されている。そして、各カウンタ２ａ，２ｂ
は、予め設定された所定のカウント値に達したとき、カ
ウントアップ信号を出力デコーダ３ａ，３ｂにそれぞれ
出力する。
号をカウントするとともに、入力データによりリセット
される。すなわち、カウンタ２ａは、入力データのパル
ス立ち上がりタイミングによってリセットされ、入力デ
ータに“１”が続く限りカウントを継続する。また、カ
ウンタ２ｂは、反転回路４を介していることから入力デ
ータのパルス立ち下がりタイミングよってリセットさ
れ、入力データに“０”が続く限りカウントを継続する
ように構成されている。そして、各カウンタ２ａ，２ｂ
は、予め設定された所定のカウント値に達したとき、カ
ウントアップ信号を出力デコーダ３ａ，３ｂにそれぞれ
出力する。
【０００４】出力デコーダ３ａ，３ｂは、各カウンタ２
ａ，２ｂからの出力をデコードし、デコード結果をオア
ゲート５に出力するものであり、具体的には、カウンタ
２ａ，２ｂのカウントアップ信号に基づいて“１”をオ
アゲートゲート５に出力する。反転回路４は、入力デー
タを反転させるインバータである。オアゲート５は、出
力デコーダ３ａの出力端を一方入力端に、また、出力デ
コーダ３ｂの出力端を他方入力端に接続し、各出力デコ
ーダ３ａ，３ｂからの出力の論理和を連続一致信号とし
て出力するものである。
ａ，２ｂからの出力をデコードし、デコード結果をオア
ゲート５に出力するものであり、具体的には、カウンタ
２ａ，２ｂのカウントアップ信号に基づいて“１”をオ
アゲートゲート５に出力する。反転回路４は、入力デー
タを反転させるインバータである。オアゲート５は、出
力デコーダ３ａの出力端を一方入力端に、また、出力デ
コーダ３ｂの出力端を他方入力端に接続し、各出力デコ
ーダ３ａ，３ｂからの出力の論理和を連続一致信号とし
て出力するものである。
【０００５】以上の構成において、入力データに基づい
て、カウンタ２ａ，２ｂでは、それぞれ“１”，“０”
のカウントが行われる。ここで、例えば、カウンタ２
ａ，２ｂを８ビットカウンタとし、カウント上限値を２
５５とした場合、２５５まで達しない連続した“１”ま
たは“０”の入力データは、“１”→“０”または
“０”→“１”となる信号の変化点で各カウンタ２ａ，
２ｂがリセットされるため、いずれのカウンタ２ａ，２
ｂもカウントアップしない。
て、カウンタ２ａ，２ｂでは、それぞれ“１”，“０”
のカウントが行われる。ここで、例えば、カウンタ２
ａ，２ｂを８ビットカウンタとし、カウント上限値を２
５５とした場合、２５５まで達しない連続した“１”ま
たは“０”の入力データは、“１”→“０”または
“０”→“１”となる信号の変化点で各カウンタ２ａ，
２ｂがリセットされるため、いずれのカウンタ２ａ，２
ｂもカウントアップしない。
【０００６】一方、２５５を越える連続した“１”また
は“０”のデータが入力データ中にあった場合、カウン
タ２ａ，２ｂのいずれかがカウントアップし、カウント
アップ信号を出力デコーダ３ａ，３ｂに出力する。そし
て、出力デコーダ３ａ，３ｂはカウントアップ信号に基
づいて、連続一致信号となる“１”をオアゲート５を介
して出力する。
は“０”のデータが入力データ中にあった場合、カウン
タ２ａ，２ｂのいずれかがカウントアップし、カウント
アップ信号を出力デコーダ３ａ，３ｂに出力する。そし
て、出力デコーダ３ａ，３ｂはカウントアップ信号に基
づいて、連続一致信号となる“１”をオアゲート５を介
して出力する。
【０００７】このように、従来、入力データにおける
“１”または“０”の連続一致状態は、２つのカウンタ
を用いることによって検出していた。
“１”または“０”の連続一致状態は、２つのカウンタ
を用いることによって検出していた。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のデータ検出回路１’にあっては、入力データ
における“１”または“０”の連続一致状態の検出にカ
ウンタを２つ用いるという構成となっていたため、回路
規模が大きくなるという問題点があった。
うな従来のデータ検出回路１’にあっては、入力データ
における“１”または“０”の連続一致状態の検出にカ
ウンタを２つ用いるという構成となっていたため、回路
規模が大きくなるという問題点があった。
【０００９】特に、連続データを検出するビット数が増
すほど、前記カウンタの構成要素であるフリップフロッ
プの数は増加し、一層の回路規模の増大をもたらす。こ
の回路規模の増大は、コスト及び集積度に大きく影響を
及ぼすことになる。
すほど、前記カウンタの構成要素であるフリップフロッ
プの数は増加し、一層の回路規模の増大をもたらす。こ
の回路規模の増大は、コスト及び集積度に大きく影響を
及ぼすことになる。
【００１０】本発明の課題は、上記問題点を解決するた
めになされたものであり、連続条件が大きくなることに
伴う回路規模の増大をできる限り抑えたデータ検出回路
を提供することにある。
めになされたものであり、連続条件が大きくなることに
伴う回路規模の増大をできる限り抑えたデータ検出回路
を提供することにある。
【００１１】
【課題を解決するための手段】本発明のデータ検出回路
は、入力データ中の連続する２ビットを比較し、両ビッ
トが異なる場合に不一致信号を出力する比較判定部と、
基準クロック信号のパルス数をカウントし、カウント値
が予め設定された値になったときにカウントアップ信号
を出力するカウンタと、を備え、前記カウンタは、前記
比較判定部からの不一致信号に基づいてリセットされ、
当該カウンタからのカウントアップ信号に基づいて入力
データの連続状態を検出するように構成している。
は、入力データ中の連続する２ビットを比較し、両ビッ
トが異なる場合に不一致信号を出力する比較判定部と、
基準クロック信号のパルス数をカウントし、カウント値
が予め設定された値になったときにカウントアップ信号
を出力するカウンタと、を備え、前記カウンタは、前記
比較判定部からの不一致信号に基づいてリセットされ、
当該カウンタからのカウントアップ信号に基づいて入力
データの連続状態を検出するように構成している。
【００１２】この場合、前記比較判定部は、入力データ
を基準クロックタイミング期間だけ保持するラッチ回路
と、前記ラッチ回路に保持された信号と、前記入力信号
とを比較する比較器と、前記比較器による比較結果、各
信号が異なる場合、不一致信号を出力する不一致信号出
力部と、を備えることが有効である。
を基準クロックタイミング期間だけ保持するラッチ回路
と、前記ラッチ回路に保持された信号と、前記入力信号
とを比較する比較器と、前記比較器による比較結果、各
信号が異なる場合、不一致信号を出力する不一致信号出
力部と、を備えることが有効である。
【００１３】
【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。図１は、本発明のデータ
検出回路を要部構成を示すブロック図である。なお、図
１において、図３に示す従来例と同一要素部分には同一
符号を付している。
いて本発明を詳細に説明する。図１は、本発明のデータ
検出回路を要部構成を示すブロック図である。なお、図
１において、図３に示す従来例と同一要素部分には同一
符号を付している。
【００１４】図１に示すデータ検出回路１は、大別し
て、比較判定部６、カウンタ２、出力デコーダ３から構
成されている。比較判定部６は、入力データ中の連続す
る２ビットを比較し、これら連続する２ビットが異なる
場合、次段に不一致信号を出力する。そして、この比較
判定部６からの不一致信号は、次段に設けられたカウン
タ２のリセット信号となっている。
て、比較判定部６、カウンタ２、出力デコーダ３から構
成されている。比較判定部６は、入力データ中の連続す
る２ビットを比較し、これら連続する２ビットが異なる
場合、次段に不一致信号を出力する。そして、この比較
判定部６からの不一致信号は、次段に設けられたカウン
タ２のリセット信号となっている。
【００１５】カウンタ２は、基準クロック信号のパルス
数をカウントし、カウント値が予め設定された値（本実
施形態では６５５３５、すなわち、１６ビット）になっ
たときにカウントアップ信号を出力する。これによっ
て、カウンタ２の設定値以下の連続した“１”または
“０”のデータが入力された場合、“１”→“０”また
は“０”→“１”となる信号の変化点で比較判定部６か
らの不一致信号が出力されるため、カウントアップ信号
の出力前にカウンタ２はリセットされる。
数をカウントし、カウント値が予め設定された値（本実
施形態では６５５３５、すなわち、１６ビット）になっ
たときにカウントアップ信号を出力する。これによっ
て、カウンタ２の設定値以下の連続した“１”または
“０”のデータが入力された場合、“１”→“０”また
は“０”→“１”となる信号の変化点で比較判定部６か
らの不一致信号が出力されるため、カウントアップ信号
の出力前にカウンタ２はリセットされる。
【００１６】一方、カウンタ２の設定値を越える連続し
た“１”または“０”のデータが入力データ中にあった
場合、カウンタ２からカウントアップ信号が出力され
る。出力デコーダ３は、カウンタ２から出力されるカウ
ントアップ信号に基づいて、連続一致信号となる“１”
を出力する。
た“１”または“０”のデータが入力データ中にあった
場合、カウンタ２からカウントアップ信号が出力され
る。出力デコーダ３は、カウンタ２から出力されるカウ
ントアップ信号に基づいて、連続一致信号となる“１”
を出力する。
【００１７】図２は、図１における比較判定部の要部構
成を示す図である。図２おいて、比較判定部６は、２ビ
ット比較部７、不一致信号出力部８からなり、さらに、
２ビット比較部７は、ラッチ回路９と、比較器１０とか
ら構成されている。
成を示す図である。図２おいて、比較判定部６は、２ビ
ット比較部７、不一致信号出力部８からなり、さらに、
２ビット比較部７は、ラッチ回路９と、比較器１０とか
ら構成されている。
【００１８】２ビット比較部７は、入力データ中の連続
する２ビットを比較するものである。具体的には、ラッ
チ回路９によって基準クロックタイミング期間だけ遅延
された入力信号、すなわち、前時間タイミングでの入力
信号と、現時間タイミングでの入力信号とを比較器１０
によって比較する。
する２ビットを比較するものである。具体的には、ラッ
チ回路９によって基準クロックタイミング期間だけ遅延
された入力信号、すなわち、前時間タイミングでの入力
信号と、現時間タイミングでの入力信号とを比較器１０
によって比較する。
【００１９】不一致信号出力部８は、２ビット比較部７
による比較結果、各入力信号が異なる場合、連続する２
ビットが異なるものと判断し、不一致信号として“１”
を出力する。この不一致信号は、前述したように、カウ
ンタ２のリセット端子に入力され、カウンタ２における
カウント動作をリセットする。
による比較結果、各入力信号が異なる場合、連続する２
ビットが異なるものと判断し、不一致信号として“１”
を出力する。この不一致信号は、前述したように、カウ
ンタ２のリセット端子に入力され、カウンタ２における
カウント動作をリセットする。
【００２０】次に、上述の実施形態におけるデータ検出
回路１の動作例を説明する。連続して入力されるディジ
タルデータ中に、“１”または“０”のデータが連続し
て存在する場合、いわゆる、連続一致条件を満たしてい
る場合には、そのビット列中において時間的に隣り合う
ビットは常に一致していることになる。本発明は、この
条件を利用したものであり、本実施形態におけるデータ
検出回路１は、まず、比較判定部６によって、連続する
２ビットの一致状態を常に監視し、この比較判定結果を
カウンタ２の制御に用いる。
回路１の動作例を説明する。連続して入力されるディジ
タルデータ中に、“１”または“０”のデータが連続し
て存在する場合、いわゆる、連続一致条件を満たしてい
る場合には、そのビット列中において時間的に隣り合う
ビットは常に一致していることになる。本発明は、この
条件を利用したものであり、本実施形態におけるデータ
検出回路１は、まず、比較判定部６によって、連続する
２ビットの一致状態を常に監視し、この比較判定結果を
カウンタ２の制御に用いる。
【００２１】すなわち、本実施形態におけるデータ検出
回路１では、入力データが連続して２ビット一致した時
点でカウンタ２によるカウント動作を開始する。その
後、入力データが一致している限り、カウンタ２のカウ
ンタ値は更新される。この結果、入力データが１６ビッ
ト連続して一致した場合にのみ出力デコーダ３から連続
一致信号“１”が出力される。
回路１では、入力データが連続して２ビット一致した時
点でカウンタ２によるカウント動作を開始する。その
後、入力データが一致している限り、カウンタ２のカウ
ンタ値は更新される。この結果、入力データが１６ビッ
ト連続して一致した場合にのみ出力デコーダ３から連続
一致信号“１”が出力される。
【００２２】以上説明したように、本実施形態における
データ検出回路１では、従来例と同一の機能を有しなが
ら、その回路中に含まれるカウンタ及び出力デコーダ
は、それぞれ１つで済む。したがって、検出すべき連続
一致数が大きくなる場合、カウンタのハード規模は増加
するものの、その増加規模は従来例と比較して半分以下
となる。
データ検出回路１では、従来例と同一の機能を有しなが
ら、その回路中に含まれるカウンタ及び出力デコーダ
は、それぞれ１つで済む。したがって、検出すべき連続
一致数が大きくなる場合、カウンタのハード規模は増加
するものの、その増加規模は従来例と比較して半分以下
となる。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、連続一致条件が大きくなることに伴う回路規
模の増大を抑えることができる。
によれば、連続一致条件が大きくなることに伴う回路規
模の増大を抑えることができる。
【図１】本発明のデータ検出回路を要部構成を示すブロ
ック図。
ック図。
【図２】図１における比較判定部の要部構成を示す図。
【図３】従来のデータ検出回路の要部構成を示すブロッ
ク図。
ク図。
１ データ検出回路 ２ カウンタ ２ａ，２ｂ カウンタ ３ 出力デコーダ ３ａ，３ｂ 出力デコーダ ４ 反転回路 ５ オアゲート ６ 比較判定部 ７ ２ビット比較部 ８ 不一致信号出力部 ９ ラッチ回路 １０ 比較器
Claims (2)
- 【請求項１】入力データ中の連続する２ビットを比較
し、両ビットが異なる場合に不一致信号を出力する比較
判定部と、 基準クロック信号のパルス数をカウントし、カウント値
が予め設定された値になったときにカウントアップ信号
を出力するカウンタと、 を備え、 前記カウンタは、前記比較判定部からの不一致信号に基
づいてリセットされ、当該カウンタからのカウントアッ
プ信号に基づいて入力データの連続状態を検出すること
を特徴とするデータ検出回路。 - 【請求項２】前記比較判定部は、 入力データを基準クロックタイミング期間だけ保持する
ラッチ回路と、 前記ラッチ回路に保持された信号と、前記入力信号とを
比較する比較器と、 前記比較器による比較結果、各信号が異なる場合、不一
致信号を出力する不一致信号出力部と、 を備えることを特徴とする請求項１記載のデータ検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8150196A JPH09312676A (ja) | 1996-05-22 | 1996-05-22 | データ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8150196A JPH09312676A (ja) | 1996-05-22 | 1996-05-22 | データ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312676A true JPH09312676A (ja) | 1997-12-02 |
Family
ID=15491624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8150196A Pending JPH09312676A (ja) | 1996-05-22 | 1996-05-22 | データ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312676A (ja) |
-
1996
- 1996-05-22 JP JP8150196A patent/JPH09312676A/ja active Pending
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Legal Events
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