DE19726080A1

DE19726080A1 - Schaltung zum Erkennen eines Synchronisierworts

Info

Publication number: DE19726080A1
Application number: DE1997126080
Authority: DE
Inventors: Geum-Cheol Kim
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: Digital Video Systems Inc
Priority date: 1996-06-29
Filing date: 1997-06-19
Publication date: 1998-02-05
Also published as: KR980006890A; JPH1098458A; US5901335A; KR100244745B1

Description

Die Erfindung betrifft eine Schaltung zum Erkennen eines Synchronisierworts, und insbesondere betrifft sie eine ver besserte derartige Schaltung, die es ermöglicht, ein Syn chronisierwort dadurch leichter zu erkennen, daß eine Da tenstartposition eines Eingangsbitstroms erfaßt wird, wie für ein Multimediasystem unter Verwendung von MPEG (Moving Picture Experts Group) verwendet, Bits mit identischem Pegel aus dem eingegebenen Bitstrom erfaßt werden und die Bits zu einem Zeitpunkt verglichen werden.

Im allgemeinen wird, wenn Daten seriell in einem Bitstrom übertragen werden, ein Synchronisierwort mit vorbestimmtem Wert an der Startposition der Daten transportiert.

Außerdem erfaßt ein Decodierer, der die ihm in einem Bit strom zugeführten Daten decodiert, dieses Synchronisierwort, um mit Hilfe desselben die Daten in ursprüngliche Daten zu rückzuwandeln.

Im Stand der Technik wird der jeweilige Bitwert eines Syn chronisierworts auf einen Bezugswert gesetzt, und dann wer den die eingegebenen Daten mit dem Bit des Bezugswerts ver glichen.

Die Fig. 1 und 2 veranschaulichen eine herkömmliche Schal tung zum Erkennen eines Synchronisierworts.

Wie es in Fig. 1 dargestellt ist, umfaßt die herkömmliche Schaltung einen Seriell/Parallel-Umsetzer zum Ausgeben par alleler Daten durch sequentielles Verschieben seriell in ihm in Form eines Bitstroms eingegebener Daten, wozu ein Taktsi gnal CLK verwendet wird, und einen Eins-zu-Eins-Komparator 3 zum Empfangen von Daten vom Seriell/Parallel-Umsetzer 1 so wie eines Bezugswerts von einem Bezugswertgenerator 2 und zum Liefern eines Flags FG an den Decodierer, wenn die pa rallelen Daten und der Bezugswert identisch sind.

Fig. 2 veranschaulicht detailliert den Aufbau für den Fall, daß der Datenwert eines in der Schaltung von Fig. 1 erkann ten Synchronisierworts "1111 0000" ist. Wie hier darge stellt, sind im Seriell/Parallel-Umsetzer 1 Flip-Flops FF1 bis FF8 auf solche Weise in Reihe geschaltet, daß der Ein gangsanschluß D des ersten Flip-Flops FF1 die ihm in Bit stromform zugeführten Daten empfängt, während die Taktan schlüsse CK dieser Flip-Flops jeweils das Taktsignal CLK empfangen.

Außerdem sind im Eins-zu-Eins-Komparator 3 die Ausgangsan schlüsse Q der Flip-Flops FF1 bis FF8 mit Eingangsanschlüs sen von UND-Gatter UND1 bis UND4 sowie von ODER-Gattern ODER1 bis ODER4 verbunden, und der Bezugswert vom Bezugs wertgenerator 2 wird an den anderen Eingangsanschlüssen die ser UND- sowie ODER-Gatter eingegeben. Außerdem sind die Ausgangsanschlüsse dieser UND- sowie ODER-Gatter mit den Eingangsanschlüssen eines NOR-Gatters NOR1 bzw. eines NAND-Gatters NAND1 verbunden, wodurch Flagsignale FG1 und FG2 von den Ausgangsanschlüssen des NOR-Gatters NOR1 und des NAND-Gatters NAND1 ausgegeben werden.

Bei der so aufgebauten herkömmlichen Schaltung zum Erkennen eines Synchronisierworts werden Daten, wenn sie seriell als Bitstrom eingegeben werden, während auch das Taktsignal CLK eingegeben wird, sequentiell entsprechend diesem Taktsignal CLK durch die Flip-Flops FF1 bis FF8 des Seriell/Parallel-Umsetzers 1 verschoben, um dadurch parallele Daten auszu geben.

Außerdem werden die Daten der Flip-Flops FF1 bis FF8 an die Eingangsanschlüsse der UND-Gatter UND1 bis UND2 sowie der ODER-Gatter ODER1 bis ODER4 des Eins-zu-Eins-Komparators 3 übertragen, während die anderen Anschlüsse, wie bereits ge nannt, den Bezugswert für das Synchronisierwort erhalten.

Wenn angenommen wird, daß das Synchronisierwort dem Daten wert "1111 0000" entspricht, gibt der Bezugswertgenerator 2 ebenfalls diesen Datenwert aus, und dieser wird an die ge nannten Eingangsanschlüsse der UND-Gatter sowie der ODER-Gatter übertragen.

Wenn das genannte Synchronisierwort vom Wert "1111 0000" eingegeben wird, wird dieser Datenwert an den Ausgangsan schlüssen Q der Flip-Flops FF8 bis FF1 des Seriell/Parallel-Umsetzers 1 ausgegeben, und dann an die genannten Eingangs anschlüsse der ODER-Gatter ODER4 bis ODER1 sowie der UND- Gatter UND4 bis UND1 übertragen.

Danach gibt, da die UND-Gatter UND1 bis UND4 alle Signale niedrigen Pegels ausgeben, während die ODER-Gatter ODER1 bis ODER4 alle Signale hohen Pegels ausgeben, das NOR-Gatter NOR1 ein Flagsignal FG1 hohen Pegels aus, während das NAND-Gatter NAND1 ein Flagsignal FG niedrigen Pegels ausgibt, wodurch beurteilt ist, daß der eingegebene Datenwert dem vorbestimmten Synchronisierwort entspricht.

Wenn dagegen ein anderer Datenwert als das Synchronisierwort eingegeben wird, gibt eines der UND-Gatter UND1 bis UND4 ein Signal hohen Pegels aus, oder eines der ODER-Gatter ODER1 bis ODER4 gibt ein Signal niedrigen Pegels aus. Daher gibt das NOR-Gatter NOR1 ein Signal niedrigen Pegels aus oder das NAND-Gatter NAND1 gibt ein Signal hohen Pegels aus, so daß erkannt wird, daß der eingegebene Datenwert nicht das Syn chronisierwort ist.

Jedoch ist im Stand der Technik für jedes Bitsignal ein Lo gikgatter zum Vergleich des Bitsignals des Synchronisier worts mit einem zuvor eingestellten Bezugswert verwendet.

Daher sind gemäß dem Standard MPEG I, bei dem das Synchroni sierwort in der Form "0X000001_HEX" konfiguriert ist (wobei X einen vorbestimmten Wert kennzeichnet und HEX eine Hexade zimalzahl kennzeichnet), 32 Logikgatter erforderlich, um einen bitweisen Vergleich für das Synchronisierwort aus zu führen. Außerdem benötigt ein Transportstrom gemäß MPEG II, wo das Synchronisierwort in der Form "OX47_HEX" konfiguriert ist, 8 Logikgatter. Daher sind bei einem System zum Decodie ren von MPEG I und MPEG II 40 Logikgatter erforderlich.

Durch diese vielen Logikgatter wird die Konstruktion der Schaltung kompliziert und die Herstellkosten sind hoch. Fer ner sind bei anderen Systemen so viele Logikgatter erforder lich, wie es der Anzahl der Bits des Synchronisierworts ent spricht, so daß in der Regel die Konstruktion kompliziert ist und die Kosten hoch sind.

Es ist eine Aufgabe der Erfindung, eine Schaltung zum Erken nen eines Synchronisierworts zu schaffen, die ein Synchroni sierwort dadurch erkennen kann, daß die Datenstartposition eines Eingangsbitstroms erfaßt wird, wie er für ein Multi mediasystem gemäß dem Standard MPEG (Moving Picture Experts Group) verwendet wird, Bits identischen Pegels aus dem ein gegebenen Bitstrom erfaßt werden und die Bits zu einem Zeitpunkt verglichen werden.

Es ist eine andere Aufgabe der Erfindung, eine verbesserte Schaltung zum Erkennen eines Synchronisierworts zu schaffen, die ein Synchronisierwort leicht erkennen kann, obwohl sie nur wenig Logikgatter aufweist.

Diese Aufgaben sind durch die Schaltung gemäß dem beigefüg ten Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen und Wei terbildungen sind Gegenstand abhängiger Ansprüche.

Zusätzliche Vorteile, Aufgaben und andere Merkmale der Er findung sind teilweise in der folgenden Beschreibung darge legt, und sie werden dem Fachmann teilweise beim Untersuchen der folgenden Ausführungen oder beim Ausführen der Erfindung ersichtlich. Die Aufgaben und Vorteile der Erfindung können insbesondere durch die Maßnahmen erzielt werden, wie sie in den beigefügten Ansprüchen angegeben sind.

Die Erfindung wird aus der folgenden detaillierten Beschrei bung und den beigefügten Zeichnungen, die nur zur Veran schaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.

Fig. 1 und 2 sind ein Blockdiagramm bzw. ein Schaltbild, die eine herkömmliche Schaltung zum Erkennen eines Synchroni sierworts veranschaulichen; und

Fig. 3 und 4 sind ein Blockdiagramm bzw. ein Schaltbild, die eine erfindungsgemäße Schaltung zum Erkennen eines Synchro nisierworts veranschaulichen.

Wie es in den Fig. 3 und 4 dargestellt ist, umfaßt die er findungsgemäße Schaltung zum Erkennen eines Synchronisier worts einen Seriell/Parallel-Umsetzer 11 zum Umsetzen seri eller Daten aus einem Bitstrom in parallele Daten entspre chend einem Taktsignal CLK, ein erstes Logikgatter 12 zum Erkennen eines Bitsignals hohen Pegels eines Synchronisier worts innerhalb der Ausgangssignale des Seriell/Parallel-Umsetzers 11, um ein erstes Flagsignal FG11 zu erzeugen, ein zweites Logikgatter 13 zum Erkennen eines Bitsignals niedri gen Pegels des Synchronisierworts innerhalb der Ausgangssi gnale des Seriell/Parallel-Umsetzers 11, um ein zweites Flagsignal FG12 zu erzeugen, eine Steuerung 14 zum Beurtei len der Eingabe des Synchronisierworts auf Grundlage des ersten Flagsignals FG11 und des zweiten Flagsignals FG12, um ein Datenverarbeitungs-Steuersignal zu erzeugen, und einen Datenprozessor 15 zum Verarbeiten des Ausgangssignals des Seriell/Parallel-Umsetzers 11 abhängig vom Datenverarbei tungssignal der Steuerung 14.

Fig. 4 zeigt detailliert eine Schaltung zum Erkennen des Eingangssignals "0100 0111", das "0X47_HEX" in einem tran sportierten Strom gemäß dem Standard MPEG II entspricht, vom ersten Logikgatter 12 und vom zweiten Logikgatter 13, wobei das Eingangssignal "0100 0111" den unteren 8 Bits ent spricht.

Wie hier dargestellt, sind im Seriell/Parallel-Umsetzer 11 Flip-Flops FF11 bis FF18 in Reihe geschaltet, und der Ein gangsanschluß D des ersten Flip-Flops FF11 empfängt die ihm zugeführten Daten in Form eines Bitstroms, während die Takt anschlüsse CK dieser Flip-Flops FF11 bis FF18 ein Taktsignal CLK empfangen.

Außerdem verknüpft im ersten Logikgatter 12 ein UND-Gatter UND11 die Ausgangssignale der Flip-Flops FF11 bis FF13 sowie FF17, die jeweils den logischen Wert 1 für das 8-Bit-Signal "0100 0111" des Synchronisierworts im transportierten Strom gemäß MPEG II ausgeben, auf UND-Weise, und es gibt ein ers tes Flagsignal FG11 aus, während im zweiten Logikgatter 13 ein ODER-Gatter ODER11 die Ausgangssignale der Flip-Flops FF14 bis FF16 sowie FF18, die den logischen Wert 0 gemäß dem Signal der unteren 8 Bits "0100 0111" des genannten Synchro nisierworts ODER-verknüpfen und ein zweites Flagsignal FG12 ausgeben.

Nun wird die Funktion der erfindungsgemäßen Schaltung zum Erkennen eines Synchronisierworts unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.

Als erstes werden in einem Zustand, in dem das Taktsignal CLK in die Schaltung eingegeben wird, während Daten in Form eines Bitstroms eingegeben werden, diese eingegebenen Daten sequentiell durch die Flip-Flops FF11 bis FF18 des Seriell/Parallel-Umsetzers 11 entsprechend dem Taktsignal CLK ver schoben und als parallele Daten ausgegeben.

Hierbei werden die Ausgangssignale der Flip-Flops FF11 bis FF13 sowie FF17, die den logischen Wert 1 innerhalb des Si gnals der unteren 8 Bits "0100 0111" des Synchronisierworts ausgeben, in das UND-Gatter UND11 des Logikgatters 12 einge geben, während die Ausgangssignale der Flip-Flops FF14 bis FF16 sowie FF18, die den Logikwert 0 innerhalb des genannten Signals ausgeben, in das ODER-Gatter ODER11 des zweiten Lo gikgatters 13 eingegeben werden.

Wenn das genannte Signal "0100 0111" eingegeben wird, gibt das UND-Gatter UND11, da der Eingangsanschluß desselben ein Signal hohen Pegels empfängt, ein erstes Flagsignal FG11 hohen Pegels aus. Außerdem gibt das ODER-Gatter ODER11, da der Eingangsanschluß desselben ein Signal niedrigen Pegels empfängt, ein zweites Flagsignal FG11 niedrigen Pegels aus.

Wenn das erste Flagsignal FG11 hohen Pegels vom UND-Gatter UND11 sowie das zweite Flagsignal FG12 niedrigen Pegels vom ODER-Gatter ODER11 in die Steuerung 14 eingegeben werden, beurteilt diese, daß das erste Flagsignal FG11 und das zweite Flagsignal FG12 gemäß dem Synchronisierwort eingege ben wurden, und dann gibt sie ein Datenverarbeitungs-Steuer signal aus, und der Datenprozessor 15 verarbeitet die vom Seriell/Parallel-Umsetzer 11 parallel ausgegebenen Daten entsprechend diesem Datenverarbeitungs-Steuersignal.

Wenn ein anderer Datenwert eingegeben wird, der nicht dem Synchronisierwort "0100 0111" entspricht, wird eines der Ausgangssignale der Flip-Flops FF11 bis FF13 sowie FF17 als Signal niedrigen Pegels ausgegeben, oder es wird eines der Ausgangssignale der Flip-Flops FF14 bis FF16 sowie FF18 als Signal hohen Pegels ausgegeben.

Daher gibt das UND-Gatter UND11 ein Signal niedrigen Pegels aus, oder das ODER-Gatter ODER11 gibt ein Signal hohen Pe gels aus. Die Steuerung 14 erkennt daraus, daß nicht das Synchronisierwort eingegeben wurde. D. h., sie erkennt, daß ein anderer Datenwert eingegeben wurde. Daher gibt die Steuerung 14 nicht das Datenverarbeitungs-Steuersignal aus.

Bisher wurde die Erkennung des Synchronisierworts im Trans portstrom gemäß MPEG 11 erläutert. Die erfindungsgemäße Schaltung zum Erkennen eines Synchronisierworts ist so auf gebaut, daß sie auch das Synchronisierwort anderer Systeme als des genannten erkennen kann, wenn die Anzahl der Flip-Flops entsprechend dem zu erkennenden Synchronisierwort er höht wird und das Ausgangssignal dieser Flip-Flops an die Eingangsanschlüsse des UND-Gatters UND11 sowie des ODER-Gat ters ODER11 ausgegeben wird.

Außerdem wurde bisher die Funktion erläutert, daß das UND-Gatter UND11 die Ausgangssignale der Flip-Flops FF11 bis FF13 sowie FF17 UND-verknüpft und als erstes Flagsignal FG11 ausgibt, während das ODER-Gatter FG11 die Ausgangssignale der Flip-Flops FF14 bis FF16 sowie FF18 ODER-verknüpft und das zweite Flagsignal FG12 ausgibt. Jedoch kann gemäß diesem Ausführungsbeispiel der Erfindung ein anderes Logikgatter, außer für das UND-Gatter UND11 und das ODER-Gatter ODER11 zum selben Zweck gemäß der Erfindung verwendet werden.

Wie oben beschrieben, ist es bei einer Schaltung zum Erken nen eines Synchronisierworts gemäß der Erfindung möglich, die Schaltung einfach aufzubauen, wenn Logikgatter gemäß einem logischen Wert eines Synchronisierworts verwendet wer den, wodurch die Anzahl der Elemente der Schaltung verrin gert ist und die Herstellkosten gesenkt sind. Außerdem ist es möglich, die Produktivität zu erhöhen und die Größe der Schaltung zu verringern.

Claims

1. Schaltung zum Erkennen eines Synchronisierworts, ge kennzeichnet durch:

- einen Seriell/Parallel-Umsetzer (11) zum Umsetzen von ihm seriell als Bitstrom zugeführten Daten gemäß einem Synchro nisiersignal in parallele Daten, was abhängig von einem in ihn eingegebenen Taktsignal (CLK) erfolgt;
- eine Trenn- und Vergleichseinrichtung (12, 13) zum Abtren nen von Bitsignalen identischen Pegels des Synchronisier worts aus dem Ausgangssignal des Seriell/Parallel-Umsetzers und zum Erzeugen eines Flagsignals, wenn das Signal erkannt wird;
- eine Steuerung (14) zum Erkennen der Eingabe des Synchro nisierworts aus dem Flagsignal und zum Erzeugen eines Daten verarbeitungs-Steuerungssignals; und
- einen Datenprozessor (15) zum Verarbeiten des parallelen Ausgangssignals des Seriell/Parallel-Umsetzers entsprechend dem Datenverarbeitungs-Steuersignal der Steuerung und zum Ausgeben von Daten.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Erfassungs- und Vergleichseinrichtung folgendes auf weist:

- ein erstes Logikgatter (12) zum Beurteilen von Bitsignalen des Synchronisierworts, deren logischer Wert im Ausgangssi gnal des Seriell/Parallel-Umsetzers hohen Pegel aufweist, und um ein erstes Flagsignal zu erzeugen; und
- ein zweites Logikgatter (13) zum Beurteilen von Bitsigna len des Synchronisierworts, deren logischer Wert im Aus gangssignal des Seriell/Parallel-Umsetzers niedrigen Pegel aufweist, und um ein zweites Flagsignal zu erzeugen.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß das erste Logikgatter (12) ein UND-Gatter ist.

4. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß das zweite Logikgatter (13) ein ODER-Gatter ist.