JP3214557B2 - 入出力制御装置及びｄｍａ転送制御方法 - Google Patents
入出力制御装置及びｄｍａ転送制御方法Info
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- JP3214557B2 JP3214557B2 JP26348098A JP26348098A JP3214557B2 JP 3214557 B2 JP3214557 B2 JP 3214557B2 JP 26348098 A JP26348098 A JP 26348098A JP 26348098 A JP26348098 A JP 26348098A JP 3214557 B2 JP3214557 B2 JP 3214557B2
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- dma
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Description
【０００１】
【発明の属する技術分野】本発明は、ＤＭＡ転送制御方
法に関し、特に、ページ越えを伴うＤＭＡ転送制御方法
に関する。
法に関し、特に、ページ越えを伴うＤＭＡ転送制御方法
に関する。
【０００２】
【従来の技術】図２は、一般的なＤＭＡ転送制御方法が
適用される入出力装置の一構成例を示すブロック図であ
る。
適用される入出力装置の一構成例を示すブロック図であ
る。
【０００３】本構成例は図２に示すように、複数のチャ
ネル制御部３０−１〜３０−３と主記憶装置２０との間
のデータ転送を制御するデータ転送制御部４０と、チャ
ネル制御部３０−１〜３０−３及びデータ転送制御部４
０を制御するためのプロセッサ１０と、ＤＭＡ転送用絶
対アドレスが格納される記憶部５０とから構成されてお
り、プロセッサ１０内には、プロセッサ１０が動作する
ためのファームウェア１１が設けられており、また、主
記憶装置２０内には、ＤＭＡ転送を指示するチャネルプ
ログラム２１が設けられている。
ネル制御部３０−１〜３０−３と主記憶装置２０との間
のデータ転送を制御するデータ転送制御部４０と、チャ
ネル制御部３０−１〜３０−３及びデータ転送制御部４
０を制御するためのプロセッサ１０と、ＤＭＡ転送用絶
対アドレスが格納される記憶部５０とから構成されてお
り、プロセッサ１０内には、プロセッサ１０が動作する
ためのファームウェア１１が設けられており、また、主
記憶装置２０内には、ＤＭＡ転送を指示するチャネルプ
ログラム２１が設けられている。
【０００４】以下に、上記のように構成された入出力装
置における従来のＤＭＡ転送制御方法について説明す
る。
置における従来のＤＭＡ転送制御方法について説明す
る。
【０００５】図３は、図２に示した入出力装置における
従来のＤＭＡ転送制御方法を説明するためのフローチャ
ートである。
従来のＤＭＡ転送制御方法を説明するためのフローチャ
ートである。
【０００６】まず、プロセッサ１０によって、主記憶装
置２０内のチャネルプログラム２１のＤＭＡ転送要求
（ステップＳ１０１）に従い、データ転送制御部４０内
に、ＤＭＡ転送に必要なＤＭＡ転送用絶対アドレス情報
が設定される（ステップＳ１０２）。
置２０内のチャネルプログラム２１のＤＭＡ転送要求
（ステップＳ１０１）に従い、データ転送制御部４０内
に、ＤＭＡ転送に必要なＤＭＡ転送用絶対アドレス情報
が設定される（ステップＳ１０２）。
【０００７】また、このＤＭＡ転送が複数のページに跨
る場合（ステップＳ１０３）、後続ページの絶対アドレ
スが計算され、記憶部５０に格納される（ステップＳ１
０４）。
る場合（ステップＳ１０３）、後続ページの絶対アドレ
スが計算され、記憶部５０に格納される（ステップＳ１
０４）。
【０００８】なお、この後続ページの絶対アドレス計算
処理は、記憶部５０のエントリがフルになるか、後続す
るページが無くなるまでプロセッサ１０によって行われ
（ステップＳ１０５）、ステップＳ１０５における処理
が終了後、プロセッサ１０からデータ転送制御部４０に
対してＤＭＡ転送起動の指示が送出される（ステップＳ
１０６）。
処理は、記憶部５０のエントリがフルになるか、後続す
るページが無くなるまでプロセッサ１０によって行われ
（ステップＳ１０５）、ステップＳ１０５における処理
が終了後、プロセッサ１０からデータ転送制御部４０に
対してＤＭＡ転送起動の指示が送出される（ステップＳ
１０６）。
【０００９】ＤＭＡ転送起動後、データ転送制御部４０
にてページ越えが検出されると（ステップＳ１０７）、
プロセッサ１０によって、記憶部５０に格納されたＤＭ
Ａ転送用絶対アドレス情報が１つ取り出され、データ転
送制御部４０内に設定される（ステップＳ１０８）。
にてページ越えが検出されると（ステップＳ１０７）、
プロセッサ１０によって、記憶部５０に格納されたＤＭ
Ａ転送用絶対アドレス情報が１つ取り出され、データ転
送制御部４０内に設定される（ステップＳ１０８）。
【００１０】ここで、後続のページがある場合（ステッ
プＳ１０９）、プロセッサ１０において、空いたエント
リ分の後続ページの絶対アドレス計算処理が行われる
（ステップＳ１１０，Ｓ１１１）。
プＳ１０９）、プロセッサ１０において、空いたエント
リ分の後続ページの絶対アドレス計算処理が行われる
（ステップＳ１１０，Ｓ１１１）。
【００１１】その後、チャネル制御部３−１〜３−３の
うち、主記憶装置２０とＤＭＡ転送を行っているチャネ
ル制御部とは異なる他のチャネル制御部からの処理要求
の有無がチェックされ（ステップＳ１１２）、処理要求
があった場合は、要求のあったチャネル制御部の処理が
行われる（ステップＳ１１３）。
うち、主記憶装置２０とＤＭＡ転送を行っているチャネ
ル制御部とは異なる他のチャネル制御部からの処理要求
の有無がチェックされ（ステップＳ１１２）、処理要求
があった場合は、要求のあったチャネル制御部の処理が
行われる（ステップＳ１１３）。
【００１２】一方、ＤＭＡ転送起動後、データ転送制御
部４０にてページ越えが検出されない場合は、ステップ
Ｓ１１２の処理に移る。
部４０にてページ越えが検出されない場合は、ステップ
Ｓ１１２の処理に移る。
【００１３】ＤＭＡ転送起動後からＤＭＡ転送が終了す
る（ステップＳ１１４）までは、上述した一連の処理
（ステップＳ１０７〜Ｓ１１３）が繰り返し行われる。
る（ステップＳ１１４）までは、上述した一連の処理
（ステップＳ１０７〜Ｓ１１３）が繰り返し行われる。
【００１４】つまり、ＤＭＡ転送中においては、データ
転送制御部４０にてページ越えが検出されず、チャネル
制御部３−１〜３−３のいずれからも処理要求がなかっ
た場合は、プロセッサ１０は処理要求待ちの待機状態と
なる。
転送制御部４０にてページ越えが検出されず、チャネル
制御部３−１〜３−３のいずれからも処理要求がなかっ
た場合は、プロセッサ１０は処理要求待ちの待機状態と
なる。
【００１５】
【発明が解決しようとする課題】上述した従来のＤＭＡ
転送制御方法においては、プロセッサによって記憶部に
格納されるＤＭＡ転送用絶対アドレス情報格納エントリ
がフルになるまで後続ページの絶対アドレス計算処理が
行われ、その後、データ転送制御部に対してＤＭＡ転送
起動の指示が送出されているため、ＤＭＡ転送起動の処
理において、長い時間プロセッサが割り当てられてしま
うという問題点がある。
転送制御方法においては、プロセッサによって記憶部に
格納されるＤＭＡ転送用絶対アドレス情報格納エントリ
がフルになるまで後続ページの絶対アドレス計算処理が
行われ、その後、データ転送制御部に対してＤＭＡ転送
起動の指示が送出されているため、ＤＭＡ転送起動の処
理において、長い時間プロセッサが割り当てられてしま
うという問題点がある。
【００１６】また、後続ページの絶対アドレス計算処理
が行われている間は、他のチャネル制御部からの処理要
求が抑止されてしまうという問題点がある。
が行われている間は、他のチャネル制御部からの処理要
求が抑止されてしまうという問題点がある。
【００１７】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、チャネルプ
ログラムを効率良く実行することができるＤＭＡ転送制
御方法を提供することを目的とする。
する問題点に鑑みてなされたものであって、チャネルプ
ログラムを効率良く実行することができるＤＭＡ転送制
御方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のチャネル制御部と主記憶装置との間
のＤＭＡ転送を制御するデータ転送制御部と、前記複数
のチャネル制御部及び前記データ転送制御部を制御する
プロセッサと、チャネル毎に一定量のエントリ数を持つ
ＤＭＡ転送用絶対アドレス情報が格納される記憶部とを
有し、前記主記憶装置内のチャネルプログラムの指示に
より、前記主記憶装置と前記複数のチャネル制御部との
間のＤＭＡ転送を行う入出力制御装置において、前記プ
ロセッサは、ＤＭＡ転送中に、現在ＤＭＡ転送を行って
いるチャネル制御部とは異なる他のチャネル制御部から
処理要求が送出された場合、ＤＭＡ転送が起動している
状態において、ＤＭＡ転送中のページの後続ページの絶
対アドレス計算よりも、前記他のチャネル制御部からの
処理要求に対するチャネル処理を優先して行うことを特
徴とする。
に本発明は、複数のチャネル制御部と主記憶装置との間
のＤＭＡ転送を制御するデータ転送制御部と、前記複数
のチャネル制御部及び前記データ転送制御部を制御する
プロセッサと、チャネル毎に一定量のエントリ数を持つ
ＤＭＡ転送用絶対アドレス情報が格納される記憶部とを
有し、前記主記憶装置内のチャネルプログラムの指示に
より、前記主記憶装置と前記複数のチャネル制御部との
間のＤＭＡ転送を行う入出力制御装置において、前記プ
ロセッサは、ＤＭＡ転送中に、現在ＤＭＡ転送を行って
いるチャネル制御部とは異なる他のチャネル制御部から
処理要求が送出された場合、ＤＭＡ転送が起動している
状態において、ＤＭＡ転送中のページの後続ページの絶
対アドレス計算よりも、前記他のチャネル制御部からの
処理要求に対するチャネル処理を優先して行うことを特
徴とする。
【００１９】また、前記プロセッサは、ＤＭＡ転送中で
あり、かつ他のチャネル制御部からの処理要求がない場
合に、ＤＭＡ転送中のページの後続ページの絶対アドレ
スを計算し、計算した絶対アドレスを前記記憶部に格納
し、前記データ転送制御部におけるページ越え検出に基
づいて、前記記憶部に格納された次ページの絶対アドレ
スを用いてＤＭＡ転送を行うことを特徴とする。
あり、かつ他のチャネル制御部からの処理要求がない場
合に、ＤＭＡ転送中のページの後続ページの絶対アドレ
スを計算し、計算した絶対アドレスを前記記憶部に格納
し、前記データ転送制御部におけるページ越え検出に基
づいて、前記記憶部に格納された次ページの絶対アドレ
スを用いてＤＭＡ転送を行うことを特徴とする。
【００２０】また、複数のチャネル制御部と主記憶装置
との間のＤＭＡ転送を制御するデータ転送制御部と、前
記複数のチャネル制御部及び前記データ転送制御部を制
御するプロセッサと、チャネル毎に一定量のエントリ数
を持つＤＭＡ転送用絶対アドレス情報が格納される記憶
部とを有する入出力制御装置にて、前記主記憶装置内の
チャネルプログラムの指示により、前記主記憶装置と前
記複数のチャネル制御部との間のＤＭＡ転送を行うＤＭ
Ａ転送制御方法において、ＤＭＡ転送中に、現在ＤＭＡ
転送を行っているチャネル制御部とは異なる他のチャネ
ル制御部から処理要求が送出された場合、ＤＭＡ転送が
起動している状態において、ＤＭＡ転送中のページの後
続ページの絶対アドレス計算よりも、前記他のチャネル
制御部からの処理要求に対するチャネル処理を優先して
行うことを特徴とする。
との間のＤＭＡ転送を制御するデータ転送制御部と、前
記複数のチャネル制御部及び前記データ転送制御部を制
御するプロセッサと、チャネル毎に一定量のエントリ数
を持つＤＭＡ転送用絶対アドレス情報が格納される記憶
部とを有する入出力制御装置にて、前記主記憶装置内の
チャネルプログラムの指示により、前記主記憶装置と前
記複数のチャネル制御部との間のＤＭＡ転送を行うＤＭ
Ａ転送制御方法において、ＤＭＡ転送中に、現在ＤＭＡ
転送を行っているチャネル制御部とは異なる他のチャネ
ル制御部から処理要求が送出された場合、ＤＭＡ転送が
起動している状態において、ＤＭＡ転送中のページの後
続ページの絶対アドレス計算よりも、前記他のチャネル
制御部からの処理要求に対するチャネル処理を優先して
行うことを特徴とする。
【００２１】また、ＤＭＡ転送中であり、かつ他のチャ
ネル制御部からの処理要求がない場合に、ＤＭＡ転送中
のページの後続ページの絶対アドレスを計算し、計算し
た絶対アドレスを前記記憶部に格納し、前記データ転送
制御部におけるページ越え検出に基づいて、前記記憶部
に格納された次ページの絶対アドレスを用いてＤＭＡ転
送を行うことを特徴とする。
ネル制御部からの処理要求がない場合に、ＤＭＡ転送中
のページの後続ページの絶対アドレスを計算し、計算し
た絶対アドレスを前記記憶部に格納し、前記データ転送
制御部におけるページ越え検出に基づいて、前記記憶部
に格納された次ページの絶対アドレスを用いてＤＭＡ転
送を行うことを特徴とする。
【００２２】（作用）上記のように構成された本発明に
おいては、ＤＭＡ転送中に、現在ＤＭＡ転送を行ってい
るチャネル制御部とは異なる他のチャネル制御部から処
理要求が送出された場合、ＤＭＡ転送中のページの後続
ページの絶対アドレス計算よりも、他のチャネル制御部
からの処理要求に対するチャネル処理が優先して行われ
るので、ＤＭＡ転送中においても複数チャネル制御部の
処理が効率良く行われる。
おいては、ＤＭＡ転送中に、現在ＤＭＡ転送を行ってい
るチャネル制御部とは異なる他のチャネル制御部から処
理要求が送出された場合、ＤＭＡ転送中のページの後続
ページの絶対アドレス計算よりも、他のチャネル制御部
からの処理要求に対するチャネル処理が優先して行われ
るので、ＤＭＡ転送中においても複数チャネル制御部の
処理が効率良く行われる。
【００２３】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２４】図１は、本発明のＤＭＡ転送制御方法の実
施の一形態を説明するためのフローチャートであり、図
２に示した入出力装置におけるＤＭＡ転送制御方法の一
例を示している。
施の一形態を説明するためのフローチャートであり、図
２に示した入出力装置におけるＤＭＡ転送制御方法の一
例を示している。
【００２５】主記憶装置２０内のチャネルプログラム２
１によってＤＭＡ転送が要求されると（ステップＳ
１）、まず、プロセッサ１０よって、ＤＭＡ転送用絶対
アドレス情報がデータ転送制御部４０に設定される（ス
テップＳ２）。
１によってＤＭＡ転送が要求されると（ステップＳ
１）、まず、プロセッサ１０よって、ＤＭＡ転送用絶対
アドレス情報がデータ転送制御部４０に設定される（ス
テップＳ２）。
【００２６】データ転送制御部４０に対する必要なＤＭ
Ａ転送用絶対アドレス情報の設定が終了すると、プロセ
ッサ１０からデータ転送制御部４０に対してＤＭＡ転送
起動指示が送出され（ステップＳ３）、ＤＭＡ転送が開
始する。
Ａ転送用絶対アドレス情報の設定が終了すると、プロセ
ッサ１０からデータ転送制御部４０に対してＤＭＡ転送
起動指示が送出され（ステップＳ３）、ＤＭＡ転送が開
始する。
【００２７】ＤＭＡ転送中、データ転送制御部４０にお
いてページ越えが検出されると（ステップＳ４）、記憶
部５０内のエントリに後続ページの絶対アドレス計算処
理により事前にＤＭＡ転送用絶対アドレス情報が格納さ
れているかどうかが検出され（ステップＳ５）、ＤＭＡ
転送用絶対アドレス情報が格納されている場合、そのエ
ントリの情報がデータ転送制御部４０に設定される（ス
テップＳ６）。
いてページ越えが検出されると（ステップＳ４）、記憶
部５０内のエントリに後続ページの絶対アドレス計算処
理により事前にＤＭＡ転送用絶対アドレス情報が格納さ
れているかどうかが検出され（ステップＳ５）、ＤＭＡ
転送用絶対アドレス情報が格納されている場合、そのエ
ントリの情報がデータ転送制御部４０に設定される（ス
テップＳ６）。
【００２８】また、ＤＭＡ転送用絶対アドレス情報が格
納されていない場合は、次ページの絶対アドレスが計算
され（ステップＳ７）、計算された絶対アドレスがデー
タ転送制御部４０に設定される。
納されていない場合は、次ページの絶対アドレスが計算
され（ステップＳ７）、計算された絶対アドレスがデー
タ転送制御部４０に設定される。
【００２９】次に、他のチャネル制御部からの処理要求
の有無が検出され（ステップＳ８）、処理要求があった
場合、プロセッサ１０において、処理要求があったチャ
ネル制御部に対する処理が行われる（ステップＳ９）。
の有無が検出され（ステップＳ８）、処理要求があった
場合、プロセッサ１０において、処理要求があったチャ
ネル制御部に対する処理が行われる（ステップＳ９）。
【００３０】ここで、ステップＳ４においてページ越え
が検出されず、かつ、ステップＳ８において処理要求が
なく、プロセッサ１０が待機状態になった場合は、以下
に示す、後続ページの絶対アドレス計算処理が行われ
る。
が検出されず、かつ、ステップＳ８において処理要求が
なく、プロセッサ１０が待機状態になった場合は、以下
に示す、後続ページの絶対アドレス計算処理が行われ
る。
【００３１】まず、ページ跨ぎがあるかどうかが検出さ
れ（ステップＳ１０）、ページ跨ぎがある場合、ＤＭＡ
転送用絶対アドレス情報が格納されるエントリの状況が
確認され（ステップＳ１１）、該当エントリがフルでな
い場合は、後続ページの絶対アドレスが計算され、計算
された絶対アドレスが記憶部５０のエントリに格納され
る（ステップ１２）。
れ（ステップＳ１０）、ページ跨ぎがある場合、ＤＭＡ
転送用絶対アドレス情報が格納されるエントリの状況が
確認され（ステップＳ１１）、該当エントリがフルでな
い場合は、後続ページの絶対アドレスが計算され、計算
された絶対アドレスが記憶部５０のエントリに格納され
る（ステップ１２）。
【００３２】また、ページ跨ぎがない場合や、ＤＭＡ転
送用絶対アドレス情報が格納されるエントリがフルの場
合は、後続ページの絶対アドレスの計算は行われない。
送用絶対アドレス情報が格納されるエントリがフルの場
合は、後続ページの絶対アドレスの計算は行われない。
【００３３】ＤＭＡ転送起動後からＤＭＡ転送が終了す
る（ステップＳ１３）まで、上述した処理（ステップＳ
４〜Ｓ９、Ｓ１０〜Ｓ１２）が繰り返し行われる。
る（ステップＳ１３）まで、上述した処理（ステップＳ
４〜Ｓ９、Ｓ１０〜Ｓ１２）が繰り返し行われる。
【００３４】つまり、ＤＭＡ転送中においては、データ
転送制御部４０にてページ越えが検出されず、チャネル
制御部３−１〜３−３のいずれからも処理要求がなかっ
た場合は、ページ越えが検出されるか、あるいは、チャ
ネル制御部３−１〜３−３のいずれから処理要求がある
まで、プロセッサ１０は処理要求待ちの待機状態とな
る。
転送制御部４０にてページ越えが検出されず、チャネル
制御部３−１〜３−３のいずれからも処理要求がなかっ
た場合は、ページ越えが検出されるか、あるいは、チャ
ネル制御部３−１〜３−３のいずれから処理要求がある
まで、プロセッサ１０は処理要求待ちの待機状態とな
る。
【００３５】
【発明の効果】以上説明したように本発明においては、
ＤＭＡ転送中に、現在ＤＭＡ転送を行っているチャネル
制御部とは異なる他のチャネル制御部から処理要求が送
出された場合、ＤＭＡ転送中のページの後続ページの絶
対アドレス計算よりも、他のチャネル制御部からの処理
要求に対するチャネル処理が優先して行われるため、Ｄ
ＭＡ転送中におけるチャネルプログラムの処理効率を向
上させることができる。
ＤＭＡ転送中に、現在ＤＭＡ転送を行っているチャネル
制御部とは異なる他のチャネル制御部から処理要求が送
出された場合、ＤＭＡ転送中のページの後続ページの絶
対アドレス計算よりも、他のチャネル制御部からの処理
要求に対するチャネル処理が優先して行われるため、Ｄ
ＭＡ転送中におけるチャネルプログラムの処理効率を向
上させることができる。
【図１】本発明のＤＭＡ転送制御方法の実施の一形態を
説明するためのフローチャートである。
説明するためのフローチャートである。
【図２】一般的なＤＭＡ転送制御方法が適用される入出
力装置の一構成例を示すブロック図である。
力装置の一構成例を示すブロック図である。
【図３】図２に示した入出力装置における従来のＤＭＡ
転送制御方法を説明するためのフローチャートである。
転送制御方法を説明するためのフローチャートである。
１０ プロセッサ １１ ファームウェア ２０ 主記憶装置 ２１ チャネルプログラム ３０−１〜３０−３ チャネル制御部 ４０ データ転送制御部 ５０ 記憶部
Claims (4)
- 【請求項１】 複数のチャネル制御部と主記憶装置との
間のＤＭＡ転送を制御するデータ転送制御部と、前記複
数のチャネル制御部及び前記データ転送制御部を制御す
るプロセッサと、チャネル毎に一定量のエントリ数を持
つＤＭＡ転送用絶対アドレス情報が格納される記憶部と
を有し、前記主記憶装置内のチャネルプログラムの指示
により、前記主記憶装置と前記複数のチャネル制御部と
の間のＤＭＡ転送を行う入出力制御装置において、 前記プロセッサは、ＤＭＡ転送中に、現在ＤＭＡ転送を
行っているチャネル制御部とは異なる他のチャネル制御
部から処理要求が送出された場合、ＤＭＡ転送が起動し
ている状態において、ＤＭＡ転送中のページの後続ペー
ジの絶対アドレス計算よりも、前記他のチャネル制御部
からの処理要求に対するチャネル処理を優先して行うこ
とを特徴とする入出力制御装置。 - 【請求項２】 請求項１に記載の入出力制御装置におい
て、 前記プロセッサは、ＤＭＡ転送中であり、かつ他のチャ
ネル制御部からの処理要求がない場合に、ＤＭＡ転送中
のページの後続ページの絶対アドレスを計算し、計算し
た絶対アドレスを前記記憶部に格納し、前記データ転送
制御部におけるページ越え検出に基づいて、前記記憶部
に格納された次ページの絶対アドレスを用いてＤＭＡ転
送を行うことを特徴とする入出力装置。 - 【請求項３】 複数のチャネル制御部と主記憶装置との
間のＤＭＡ転送を制御するデータ転送制御部と、前記複
数のチャネル制御部及び前記データ転送制御部を制御す
るプロセッサと、チャネル毎に一定量のエントリ数を持
つＤＭＡ転送用絶対アドレス情報が格納される記憶部と
を有する入出力制御装置にて、前記主記憶装置内のチャ
ネルプログラムの指示により、前記主記憶装置と前記複
数のチャネル制御部との間のＤＭＡ転送を行うＤＭＡ転
送制御方法において、 ＤＭＡ転送中に、現在ＤＭＡ転送を行っているチャネル
制御部とは異なる他のチャネル制御部から処理要求が送
出された場合、ＤＭＡ転送が起動している状態におい
て、ＤＭＡ転送中のページの後続ページの絶対アドレス
計算よりも、前記他のチャネル制御部からの処理要求に
対するチャネル処理を優先して行うことを特徴とするＤ
ＭＡ転送制御方法。 - 【請求項４】 請求項３に記載のＤＭＡ転送制御方法に
おいて、 ＤＭＡ転送中であり、かつ他のチャネル制御部からの処
理要求がない場合に、ＤＭＡ転送中のページの後続ペー
ジの絶対アドレスを計算し、計算した絶対アドレスを前
記記憶部に格納し、前記データ転送制御部におけるペー
ジ越え検出に基づいて、前記記憶部に格納された次ペー
ジの絶対アドレスを用いてＤＭＡ転送を行うことを特徴
とするＤＭＡ転送制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26348098A JP3214557B2 (ja) | 1998-09-17 | 1998-09-17 | 入出力制御装置及びｄｍａ転送制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26348098A JP3214557B2 (ja) | 1998-09-17 | 1998-09-17 | 入出力制御装置及びｄｍａ転送制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000099453A JP2000099453A (ja) | 2000-04-07 |
| JP3214557B2 true JP3214557B2 (ja) | 2001-10-02 |
Family
ID=17390104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26348098A Expired - Fee Related JP3214557B2 (ja) | 1998-09-17 | 1998-09-17 | 入出力制御装置及びｄｍａ転送制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214557B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4863055B2 (ja) * | 2006-02-07 | 2012-01-25 | 横河電機株式会社 | ネットワーク端末装置 |
-
1998
- 1998-09-17 JP JP26348098A patent/JP3214557B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000099453A (ja) | 2000-04-07 |
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