JPH07131349A - アナログ／デジタル変換器 - Google Patents
アナログ／デジタル変換器Info
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- JPH07131349A JPH07131349A JP5274393A JP27439393A JPH07131349A JP H07131349 A JPH07131349 A JP H07131349A JP 5274393 A JP5274393 A JP 5274393A JP 27439393 A JP27439393 A JP 27439393A JP H07131349 A JPH07131349 A JP H07131349A
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- analog voltage
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
- H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 複数チャネルのアナログ電圧を適宜にスキャ
ンして、アナログ電圧をデジタル値に変換でき、スキャ
ン動作の途中で他のアナログ電圧を一時的にデジタル値
に変換できるようにする。 【構成】 データバスDBと接続されており、複数チャネ
ルのアナログ電圧AN0〜AN7 に対応させているビットｂ
0 〜ｂ7 のスキャン選択フラグレジスタ９と、A/D 変換
すべき制御をするA/D 制御回路２と、ダウンカウンタ13
とを備え、アナログ電圧をスキャンするスキャンループ
が一巡する回数を、ダウンカウンタ13により選定できる
構成にする。
ンして、アナログ電圧をデジタル値に変換でき、スキャ
ン動作の途中で他のアナログ電圧を一時的にデジタル値
に変換できるようにする。 【構成】 データバスDBと接続されており、複数チャネ
ルのアナログ電圧AN0〜AN7 に対応させているビットｂ
0 〜ｂ7 のスキャン選択フラグレジスタ９と、A/D 変換
すべき制御をするA/D 制御回路２と、ダウンカウンタ13
とを備え、アナログ電圧をスキャンするスキャンループ
が一巡する回数を、ダウンカウンタ13により選定できる
構成にする。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ／デジタル変
換器に関し、更に詳述すれば複数チャネルのアナログ電
圧をスキャンしてデジタル値に変換するアナログ／デジ
タル変換器を提案するものである。
換器に関し、更に詳述すれば複数チャネルのアナログ電
圧をスキャンしてデジタル値に変換するアナログ／デジ
タル変換器を提案するものである。
【０００２】
【従来の技術】図12は、従来のアナログ／デジタル変換
器の構成を示すブロック図である。データバスDBと接続
されており、グループ選択ビットｂ0 ，ｂ1 ，ｂ2 を含
むA/D制御レジスタ (アナログ／デジタル制御レジスタ)
１は、A/D 制御回路 (アナログ／デジタル制御回路)
２と接続されている。A/D 制御回路２は、チャネルの選
択、ワンショットスキャンモード、連続スキャンモー
ド、割込み信号出力等の制御を行うようになっている。
アナログ／デジタル変換すべき複数チャネルのアナログ
電圧AN0 〜AN7 は、それらが各別に選択できるセレクタ
８を介して比較器７の一側入力端子へ入力される。
器の構成を示すブロック図である。データバスDBと接続
されており、グループ選択ビットｂ0 ，ｂ1 ，ｂ2 を含
むA/D制御レジスタ (アナログ／デジタル制御レジスタ)
１は、A/D 制御回路 (アナログ／デジタル制御回路)
２と接続されている。A/D 制御回路２は、チャネルの選
択、ワンショットスキャンモード、連続スキャンモー
ド、割込み信号出力等の制御を行うようになっている。
アナログ／デジタル変換すべき複数チャネルのアナログ
電圧AN0 〜AN7 は、それらが各別に選択できるセレクタ
８を介して比較器７の一側入力端子へ入力される。
【０００３】基準電圧Ｖref 及び接地電位ＶSSが与えら
れているD/A 変換器（デジタル／アナログ変換器）６か
ら出力されるアナログ電圧ＶANは比較器７の他側入力端
子へ入力される。比較器７の出力たる比較結果はA/D 制
御回路２へ入力される。A/D制御回路２から出力される
アナログ電圧を選択するセレクト信号ＳSLはセレクタ８
へ与えられ、比較結果信号ＳCPはA/D 逐次近似レジスタ
（アナログ／デジタル逐次近似レジスタ）５へ入力され
る。A/D 逐次近似レジスタ５は、D/A 変換器６と、スキ
ャンモードによりA/D 変換されたデジタル値を格納する
A/D スキャンデータレジスタ（アナログ／デジタルスキ
ャンデータレジスタ）３とに接続されている。
れているD/A 変換器（デジタル／アナログ変換器）６か
ら出力されるアナログ電圧ＶANは比較器７の他側入力端
子へ入力される。比較器７の出力たる比較結果はA/D 制
御回路２へ入力される。A/D制御回路２から出力される
アナログ電圧を選択するセレクト信号ＳSLはセレクタ８
へ与えられ、比較結果信号ＳCPはA/D 逐次近似レジスタ
（アナログ／デジタル逐次近似レジスタ）５へ入力され
る。A/D 逐次近似レジスタ５は、D/A 変換器６と、スキ
ャンモードによりA/D 変換されたデジタル値を格納する
A/D スキャンデータレジスタ（アナログ／デジタルスキ
ャンデータレジスタ）３とに接続されている。
【０００４】またA/D 逐次近似レジスタ５は、データの
書込み、読出ができるようにデータバスDBと接続されて
いる。A/D スキャンデータレジスタ３はデータバスDBと
接続されている。A/D 制御回路２から、A/D 変換終了又
はスキャン動作が終了する都度、A/D （アナログ／デジ
タル）スキャン変換終了割込み信号 (以下A/D 割込み信
号という) ＳA が出力されるようになっている。
書込み、読出ができるようにデータバスDBと接続されて
いる。A/D スキャンデータレジスタ３はデータバスDBと
接続されている。A/D 制御回路２から、A/D 変換終了又
はスキャン動作が終了する都度、A/D （アナログ／デジ
タル）スキャン変換終了割込み信号 (以下A/D 割込み信
号という) ＳA が出力されるようになっている。
【０００５】次にこのアナログ／デジタル変換器の動作
を、スキャンモードの内容を示す図13とともに説明す
る。データバスDBからA/D 逐次近似レジスタ５へ初期デ
ータを与えて、A/D 逐次近似レジスタ５に初期データを
書込むと、書込まれた初期データがD/A 変換器６へ与え
られる。D/A 変換器６は初期データによる電圧と基準電
圧Ｖref とを大小比較してデジタル値をアナログ電圧に
変換し、変換したアナログ電圧ＶANを比較器７へ入力す
る。
を、スキャンモードの内容を示す図13とともに説明す
る。データバスDBからA/D 逐次近似レジスタ５へ初期デ
ータを与えて、A/D 逐次近似レジスタ５に初期データを
書込むと、書込まれた初期データがD/A 変換器６へ与え
られる。D/A 変換器６は初期データによる電圧と基準電
圧Ｖref とを大小比較してデジタル値をアナログ電圧に
変換し、変換したアナログ電圧ＶANを比較器７へ入力す
る。
【０００６】ここで、グループ選択ビットｂ0 ，ｂ1 ，
ｂ2 を含むA/D 制御レジスタ１に例えば“０”，
“０”，“０”（又は“１”）が書込まれると、A/D 制
御回路２によりその選択ビットのデータを読出し、スキ
ャングループを構成しないスキャンワンショットモード
となり、例えばアナログ電圧AN0 を選択するセレクタ信
号ＳSLをセレクタ８へ与える。それによりセレクタ８は
アナログ電圧AN0 を選択すべく動作して、選択したアナ
ログ電圧AN0 が比較器７へ入力される。
ｂ2 を含むA/D 制御レジスタ１に例えば“０”，
“０”，“０”（又は“１”）が書込まれると、A/D 制
御回路２によりその選択ビットのデータを読出し、スキ
ャングループを構成しないスキャンワンショットモード
となり、例えばアナログ電圧AN0 を選択するセレクタ信
号ＳSLをセレクタ８へ与える。それによりセレクタ８は
アナログ電圧AN0 を選択すべく動作して、選択したアナ
ログ電圧AN0 が比較器７へ入力される。
【０００７】そこで比較器７はアナログ電圧AN0 と、ア
ナログ電圧ＶANとを大小比較し、その比較結果をA/D 制
御回路２へ入力し、その比較結果信号ＳCPをA/D 逐次近
似レジスタ５へ入力してA/D 逐次近似レジスタ５に記憶
する。このA/D 逐次近似レジスタ５の記憶データがD/A
変換器６へ入力されて、D/A 変換器６は、その記憶デー
タによる電圧と基準電圧Ｖref とを大小比較してD/A 変
換したアナログ電圧ＶANを比較器７へ入力し、比較器７
はそのアナログ電圧ＶANとアナログ入力電圧AN0 とを比
較し、その比較結果をA/D 制御回路２へ入力し、A/D 制
御回路２から比較結果信号ＳCPが再びA/D 逐次近似レジ
スタ５へ入力されてA/D 逐次近似レジスタ５に記憶す
る。
ナログ電圧ＶANとを大小比較し、その比較結果をA/D 制
御回路２へ入力し、その比較結果信号ＳCPをA/D 逐次近
似レジスタ５へ入力してA/D 逐次近似レジスタ５に記憶
する。このA/D 逐次近似レジスタ５の記憶データがD/A
変換器６へ入力されて、D/A 変換器６は、その記憶デー
タによる電圧と基準電圧Ｖref とを大小比較してD/A 変
換したアナログ電圧ＶANを比較器７へ入力し、比較器７
はそのアナログ電圧ＶANとアナログ入力電圧AN0 とを比
較し、その比較結果をA/D 制御回路２へ入力し、A/D 制
御回路２から比較結果信号ＳCPが再びA/D 逐次近似レジ
スタ５へ入力されてA/D 逐次近似レジスタ５に記憶す
る。
【０００８】このような動作を繰り返しアナログ電圧AN
0 を所定ビットのデジタル値に変換する。そして所定ビ
ットに変換し終えるとA/D 逐次近似レジスタ５の記憶デ
ータがA/D スキャンデータレジスタ３へ入力されて、A/
D スキャンデータレジスタ３に記憶する。また所定ビッ
トに変換し終えるとA/D 制御回路２は割込み信号ＳAを
出力するとともに、セレクト信号ＳSLが消滅して、セレ
クタ８はアナログ電圧AN0 を選択しない状態になる。
0 を所定ビットのデジタル値に変換する。そして所定ビ
ットに変換し終えるとA/D 逐次近似レジスタ５の記憶デ
ータがA/D スキャンデータレジスタ３へ入力されて、A/
D スキャンデータレジスタ３に記憶する。また所定ビッ
トに変換し終えるとA/D 制御回路２は割込み信号ＳAを
出力するとともに、セレクト信号ＳSLが消滅して、セレ
クタ８はアナログ電圧AN0 を選択しない状態になる。
【０００９】その後、A/D 制御回路２から再びセレクト
信号ＳSLがセレクタ８に与えられると、セレクタ８はア
ナログ電圧AN0 を選択し、選択したアナログ電圧を前記
同様に所定ビットのデジタル値に変換し、A/D スキャン
データレジスタ３に記憶する。このようにグループ選択
ビットｂ0 ，ｂ1 ，ｂ2 を含むA/D 制御レジスタに
“０”，“０”，“０” (又は“１”) が書込まれてい
る場合はアナログ電圧AN0を繰り返しスキャンして、ス
キャンしたアナログ電圧を所定ビットのデジタル値に変
換する。
信号ＳSLがセレクタ８に与えられると、セレクタ８はア
ナログ電圧AN0 を選択し、選択したアナログ電圧を前記
同様に所定ビットのデジタル値に変換し、A/D スキャン
データレジスタ３に記憶する。このようにグループ選択
ビットｂ0 ，ｂ1 ，ｂ2 を含むA/D 制御レジスタに
“０”，“０”，“０” (又は“１”) が書込まれてい
る場合はアナログ電圧AN0を繰り返しスキャンして、ス
キャンしたアナログ電圧を所定ビットのデジタル値に変
換する。
【００１０】ところでグループ選択ビットｂ0 ，ｂ1 ，
ｂ2 を含むA/D 制御レジスタに例えば“０”, “１”,
“０”が書込まれるとループＬ2 が選択されて、そのス
キャングループGaが選択され、スキャン順序がアナログ
電圧AN0 ，AN1 ，AN2 の順になる。それにより、前述し
たようにして、先ずアナログ電圧AN0 が選択されて、所
定ビットのデジタル値に変換され、A/D スキャンデータ
レジスタ３に記憶する。
ｂ2 を含むA/D 制御レジスタに例えば“０”, “１”,
“０”が書込まれるとループＬ2 が選択されて、そのス
キャングループGaが選択され、スキャン順序がアナログ
電圧AN0 ，AN1 ，AN2 の順になる。それにより、前述し
たようにして、先ずアナログ電圧AN0 が選択されて、所
定ビットのデジタル値に変換され、A/D スキャンデータ
レジスタ３に記憶する。
【００１１】次にセレクト信号ＳSLが変わってセレクタ
８はアナログ電圧AN1 を選択し、このアナログ電圧AN1
を所定ビットのデジタル値に変換してA/D スキャンデー
タレジスタ３に記憶する。再び、セレクト信号ＳSLが変
わってセレクタ８はアナログ電圧AN2 を選択し、このア
ナログ電圧AN2 を所定ビットのデジタル値に変換してA/
D スキャンデータレジスタ３に記憶する。そして、夫々
のスキャン終了時点で割込み信号ＳA を出力する。
８はアナログ電圧AN1 を選択し、このアナログ電圧AN1
を所定ビットのデジタル値に変換してA/D スキャンデー
タレジスタ３に記憶する。再び、セレクト信号ＳSLが変
わってセレクタ８はアナログ電圧AN2 を選択し、このア
ナログ電圧AN2 を所定ビットのデジタル値に変換してA/
D スキャンデータレジスタ３に記憶する。そして、夫々
のスキャン終了時点で割込み信号ＳA を出力する。
【００１２】そして図13に示すように、グループ選択ビ
ットｂ0 ，ｂ1 ，ｂ2 を含むA/D 制御レジスタが
“１”, “０”, “０”の場合は、アナログ電圧AN0 ，
AN1 のスキャン順序に、“１”，“０”，“１”の場合
は、アナログ電圧AN4 ，AN5 のスキャン順序に、
“０”，“１”，“０”の場合は、アナログ電圧AN0 ，
AN1 ，AN2のスキャン順序に、“０”, “１”, “１”
の場合は、アナログ電圧AN4 ，AN5，AN6 のスキャン順
序に、“１”，“１”，“０”の場合は、アナログ電圧
AN0，AN1 ，AN2 ，AN3 のスキャン順序に、“１”，
“１”，“１”の場合は、アナログ電圧AN4 ，AN5 ，AN
6 ，AN7 のスキャン順序になる。即ち、グループ選択ビ
ットｂ0 ，ｂ1 ，ｂ2 を含むA/D 制御レジスタの値によ
り、アナログ電圧のスキャン順序を７種類選定できる。
ットｂ0 ，ｂ1 ，ｂ2 を含むA/D 制御レジスタが
“１”, “０”, “０”の場合は、アナログ電圧AN0 ，
AN1 のスキャン順序に、“１”，“０”，“１”の場合
は、アナログ電圧AN4 ，AN5 のスキャン順序に、
“０”，“１”，“０”の場合は、アナログ電圧AN0 ，
AN1 ，AN2のスキャン順序に、“０”, “１”, “１”
の場合は、アナログ電圧AN4 ，AN5，AN6 のスキャン順
序に、“１”，“１”，“０”の場合は、アナログ電圧
AN0，AN1 ，AN2 ，AN3 のスキャン順序に、“１”，
“１”，“１”の場合は、アナログ電圧AN4 ，AN5 ，AN
6 ，AN7 のスキャン順序になる。即ち、グループ選択ビ
ットｂ0 ，ｂ1 ，ｂ2 を含むA/D 制御レジスタの値によ
り、アナログ電圧のスキャン順序を７種類選定できる。
【００１３】なお、特開平1-147618号公報には、同様の
アナログ／デジタル変換器が示されている。図14はその
アナログ／デジタル変換器の構成を示すブロック図であ
る。スキャンモードで変換要求が発生したチャネルに対
し、優先順位を決めるデータを格納する優先チャネルレ
ジスタ群31はレジスタ選択回路34と接続されており、レ
ジスタ選択回路34はチャネルバス38を介して信号選択回
路39と接続されている。変換要求回路32はオートスキャ
ンレジスタ32a と変換要求レジスタ32b とにより構成さ
れている。
アナログ／デジタル変換器が示されている。図14はその
アナログ／デジタル変換器の構成を示すブロック図であ
る。スキャンモードで変換要求が発生したチャネルに対
し、優先順位を決めるデータを格納する優先チャネルレ
ジスタ群31はレジスタ選択回路34と接続されており、レ
ジスタ選択回路34はチャネルバス38を介して信号選択回
路39と接続されている。変換要求回路32はオートスキャ
ンレジスタ32a と変換要求レジスタ32b とにより構成さ
れている。
【００１４】優先チャネルレジスタ群31の各レジスタ
は、変換要求回路32のオートスキャンレジスタ32a に対
応して接続されている。変換要求回路32内の変換要求レ
ジスタ32b は優先判別回路33と接続されており、優先判
別回路33はｍ本のバスを介してレジスタ選択回路34と接
続されている。変換要求回路32には終了信号が与えら
れ、優先判別回路33からは変換開始信号が出力される。
優先チャネルレジスタ群31、レジスタ選択回路34、変換
要求回路32及び優先判別回路33により変換制御回路30が
構成されており、変換制御回路30はコントロールバス3
5、アドレスバス36及びデータバス37と接続されてい
る。
は、変換要求回路32のオートスキャンレジスタ32a に対
応して接続されている。変換要求回路32内の変換要求レ
ジスタ32b は優先判別回路33と接続されており、優先判
別回路33はｍ本のバスを介してレジスタ選択回路34と接
続されている。変換要求回路32には終了信号が与えら
れ、優先判別回路33からは変換開始信号が出力される。
優先チャネルレジスタ群31、レジスタ選択回路34、変換
要求回路32及び優先判別回路33により変換制御回路30が
構成されており、変換制御回路30はコントロールバス3
5、アドレスバス36及びデータバス37と接続されてい
る。
【００１５】このアナログ／デジタル変換器は、優先チ
ャネルレジスタ群31により各チャネルの優先順位を決め
ることができ、変換要求回路32ではA/D 変換を行なうチ
ャネルのビット“１”が図示しないCPU によりオートス
キャンレジスタ32a に予めセットされる。また変換要求
レジスタ32a はCPU の割込みによりA/D 変換を行うチャ
ネルビットが“１”にセットされる。優先判別回路33
は、変換要求レジスタ32b にセットされたビットの最も
優先順位が高いビットを選択する。レジスタ選択回路34
は、優先判別回路33により選択されたビット番号に対応
するレジスタを選択してチャネルバス38を介して信号選
択回路39へ出力する。
ャネルレジスタ群31により各チャネルの優先順位を決め
ることができ、変換要求回路32ではA/D 変換を行なうチ
ャネルのビット“１”が図示しないCPU によりオートス
キャンレジスタ32a に予めセットされる。また変換要求
レジスタ32a はCPU の割込みによりA/D 変換を行うチャ
ネルビットが“１”にセットされる。優先判別回路33
は、変換要求レジスタ32b にセットされたビットの最も
優先順位が高いビットを選択する。レジスタ選択回路34
は、優先判別回路33により選択されたビット番号に対応
するレジスタを選択してチャネルバス38を介して信号選
択回路39へ出力する。
【００１６】オートスキャンレジスタ32a により選択さ
れたA/D 変換チャネルの優先順位を予め優先チャネルレ
ジスタ群31にセットし、優先判別回路33により変換すべ
きチャネルを変換要求レジスタにセットしてA/D 変換す
る。通常は、優先順位が低いチャネルを変換していて、
割込みが発生した場合、優先判別回路33により優先チャ
ネルレジスタ群31を参照して変換要求があるチャネルの
変換を行なう様、変換要求レジスタをセットし、それま
での変換を中止して、優先度が高いチャネルの変換を行
なう。
れたA/D 変換チャネルの優先順位を予め優先チャネルレ
ジスタ群31にセットし、優先判別回路33により変換すべ
きチャネルを変換要求レジスタにセットしてA/D 変換す
る。通常は、優先順位が低いチャネルを変換していて、
割込みが発生した場合、優先判別回路33により優先チャ
ネルレジスタ群31を参照して変換要求があるチャネルの
変換を行なう様、変換要求レジスタをセットし、それま
での変換を中止して、優先度が高いチャネルの変換を行
なう。
【００１７】また、特開平1-147618号公報には、スキャ
ンモードにおける入力選択の自由度を実現するようにし
ているアナログ／デジタル変換器が示されており、更に
特開平1-174120号公報には、カウンタ及びシフトレジス
タの出力を用いてスキャン順序を決めるようにしている
アナログ／デジタル変換器が示されている。更にまた、
特開昭63-262716 号公報には、アナログ電圧の選択の自
由度を得るためにFIFOスキャンレジスタと、変換ステッ
プ数のレジスタとを設けているアナログ／デジタル変換
器が示されている。
ンモードにおける入力選択の自由度を実現するようにし
ているアナログ／デジタル変換器が示されており、更に
特開平1-174120号公報には、カウンタ及びシフトレジス
タの出力を用いてスキャン順序を決めるようにしている
アナログ／デジタル変換器が示されている。更にまた、
特開昭63-262716 号公報には、アナログ電圧の選択の自
由度を得るためにFIFOスキャンレジスタと、変換ステッ
プ数のレジスタとを設けているアナログ／デジタル変換
器が示されている。
【００１８】
【発明が解決しようとする課題】前述したように、従来
のアナログ／デジタル変換器のスキャンモード動作は、
選択したスキャングループで決められたアナログ電圧の
スキャン順序でなければアナログ電圧をデジタル値に変
換できず、またスキャン順序をスキャン動作途中に変更
することができない。つまり複数のチャネルのアナログ
電圧を選択できる自由度が少ないという問題がある。
のアナログ／デジタル変換器のスキャンモード動作は、
選択したスキャングループで決められたアナログ電圧の
スキャン順序でなければアナログ電圧をデジタル値に変
換できず、またスキャン順序をスキャン動作途中に変更
することができない。つまり複数のチャネルのアナログ
電圧を選択できる自由度が少ないという問題がある。
【００１９】また、特開平1-147618号公報に示されてい
るアナログ／デジタル変換器では、一時変換要求の変換
順序のパターンを予め定めているためにパターンに対応
した優先チャネルレジスタを必要とし大型化して複雑に
なる。また予め定めたパターン以外のスキャン動作をす
る場合は複雑な制御をしなければならないという問題が
ある。
るアナログ／デジタル変換器では、一時変換要求の変換
順序のパターンを予め定めているためにパターンに対応
した優先チャネルレジスタを必要とし大型化して複雑に
なる。また予め定めたパターン以外のスキャン動作をす
る場合は複雑な制御をしなければならないという問題が
ある。
【００２０】更に、特開平1-174120号公報に示されてい
るアナログ／デジタル変換器は、アナログ電圧を一時的
に変換する割込みに対する処理に対応できず、またスキ
ャンパターンを記憶する手段を必要とする。更にまた、
特開昭63-262716 号公報に示されているアナログ／デジ
タル変換器は、レジスタを多数必要とするという問題が
ある。
るアナログ／デジタル変換器は、アナログ電圧を一時的
に変換する割込みに対する処理に対応できず、またスキ
ャンパターンを記憶する手段を必要とする。更にまた、
特開昭63-262716 号公報に示されているアナログ／デジ
タル変換器は、レジスタを多数必要とするという問題が
ある。
【００２１】本発明は斯かる問題に鑑み、簡単な構成で
複数チャネルのアナログ電圧を適宜スキャンでき、また
スキャンを連続させている途中で、スキャンしていない
他のチャネルのアナログ電圧を一時的にスキャンして、
そのアナログ電圧をデジタル値に変換できるアナログ／
デジタル変換器を提供することを目的とする。
複数チャネルのアナログ電圧を適宜スキャンでき、また
スキャンを連続させている途中で、スキャンしていない
他のチャネルのアナログ電圧を一時的にスキャンして、
そのアナログ電圧をデジタル値に変換できるアナログ／
デジタル変換器を提供することを目的とする。
【００２２】
【課題を解決するための手段】第１発明に係るアナログ
／デジタル変換器は、複数チャネルのアナログ電圧のチ
ャネル単位に設けており、スキャンすべきアナログ電圧
を選択するためのレジスタと、選択したアナログ電圧の
スキャンが一巡するスキャンループの繰返し回数をカウ
ントするカウンタとを備えて構成する。
／デジタル変換器は、複数チャネルのアナログ電圧のチ
ャネル単位に設けており、スキャンすべきアナログ電圧
を選択するためのレジスタと、選択したアナログ電圧の
スキャンが一巡するスキャンループの繰返し回数をカウ
ントするカウンタとを備えて構成する。
【００２３】第２発明に係るアナログ／デジタル変換器
は、複数チャネルのアナログ電圧のチャネル単位に設け
ており、スキャンすべきアナログ電圧を選択するための
第１レジスタと、前記チャネル単位に設けており、一時
的にスキャンするアナログ電圧を選択するための第２レ
ジスタとを備えて構成する。
は、複数チャネルのアナログ電圧のチャネル単位に設け
ており、スキャンすべきアナログ電圧を選択するための
第１レジスタと、前記チャネル単位に設けており、一時
的にスキャンするアナログ電圧を選択するための第２レ
ジスタとを備えて構成する。
【００２４】第３発明に係るアナログ／デジタル変換器
は、複数チャネルのアナログ電圧のチャネル単位に設け
ており、スキャンすべきアナログ電圧を選択するための
第１レジスタと、前記チャネル単位に設けており、一時
的にスキャンするアナログ電圧を選択するための第２レ
ジスタと、第１レジスタ及び第２レジスタにより選択さ
れたアナログ電圧のスキャンが一巡するスキャンループ
の繰返し回数をカウントするカウンタとを備えて構成す
る。
は、複数チャネルのアナログ電圧のチャネル単位に設け
ており、スキャンすべきアナログ電圧を選択するための
第１レジスタと、前記チャネル単位に設けており、一時
的にスキャンするアナログ電圧を選択するための第２レ
ジスタと、第１レジスタ及び第２レジスタにより選択さ
れたアナログ電圧のスキャンが一巡するスキャンループ
の繰返し回数をカウントするカウンタとを備えて構成す
る。
【００２５】第４発明に係るアナログ／デジタル変換器
は、複数チャネルのチャネル単位に設けており、スキャ
ンすべきアナログ電圧を選択するためのレジスタと、前
記チャネル単位に設けており、前記レジスタにカウント
値を与えるカウンタとを備えて構成する。
は、複数チャネルのチャネル単位に設けており、スキャ
ンすべきアナログ電圧を選択するためのレジスタと、前
記チャネル単位に設けており、前記レジスタにカウント
値を与えるカウンタとを備えて構成する。
【００２６】第５発明に係るアナログ／デジタル変換器
は、複数チャネルのアナログ電圧のチャネル単位に設け
ており、スキャンすべきアナログ電圧を選択するための
第１レジスタと、前記チャネル単位に設けており、一時
的にスキャンするアナログ電圧を選択するための第２レ
ジスタと、該第２レジスタと接続されており、外部から
信号が入力される信号入力端子とを備えて構成する。
は、複数チャネルのアナログ電圧のチャネル単位に設け
ており、スキャンすべきアナログ電圧を選択するための
第１レジスタと、前記チャネル単位に設けており、一時
的にスキャンするアナログ電圧を選択するための第２レ
ジスタと、該第２レジスタと接続されており、外部から
信号が入力される信号入力端子とを備えて構成する。
【００２７】第６発明に係るアナログ／デジタル変換器
は、複数チャネルのアナログ電圧のチャネル単位に設け
ており、スキャンすべきアナログ電圧を選択するための
レジスタと、前記チャネル単位に設けており前記レジス
タにカウント値を与えるカウンタと、外部から信号が入
力される信号入力端子と、前記カウンタへデータを転送
するリロードレジスタとを備えて構成する。
は、複数チャネルのアナログ電圧のチャネル単位に設け
ており、スキャンすべきアナログ電圧を選択するための
レジスタと、前記チャネル単位に設けており前記レジス
タにカウント値を与えるカウンタと、外部から信号が入
力される信号入力端子と、前記カウンタへデータを転送
するリロードレジスタとを備えて構成する。
【００２８】第７発明に係るアナログ／デジタル変換器
は、複数チャネルのアナログ電圧のチャネル単位に設け
ており、スキャンすべきアナログ電圧を選択するための
第１レジスタと、前記チャネル単位に設けており、一時
的にスキャンするアナログ電圧を選択するための第２レ
ジスタと、第２レジスタにカウント値を与えるカウンタ
と、該カウンタに所定値を転送するリロードレジスタと
を備えて構成する。
は、複数チャネルのアナログ電圧のチャネル単位に設け
ており、スキャンすべきアナログ電圧を選択するための
第１レジスタと、前記チャネル単位に設けており、一時
的にスキャンするアナログ電圧を選択するための第２レ
ジスタと、第２レジスタにカウント値を与えるカウンタ
と、該カウンタに所定値を転送するリロードレジスタと
を備えて構成する。
【００２９】
【作用】第１発明では、レジスタにより選択されたアナ
ログ電圧をスキャンする。スキャンしたアナログ電圧を
デジタル値に変換する。選択したアナログ電圧のスキャ
ンが一巡するスキャンループの繰返し回数をカウンタが
カウントし、カウント値が所定値に達すると、アナログ
電圧をデジタル値に変換する動作が停止する。これによ
り、スキャンするアナログ電圧を適宜に選択でき、スキ
ャン回数を選定できる。
ログ電圧をスキャンする。スキャンしたアナログ電圧を
デジタル値に変換する。選択したアナログ電圧のスキャ
ンが一巡するスキャンループの繰返し回数をカウンタが
カウントし、カウント値が所定値に達すると、アナログ
電圧をデジタル値に変換する動作が停止する。これによ
り、スキャンするアナログ電圧を適宜に選択でき、スキ
ャン回数を選定できる。
【００３０】第２発明では、第１レジスタにより選択さ
れたアナログ電圧をスキャンする。スキャンしたアナロ
グ電圧をデジタル値に変換する。第１レジスタにより選
択されたアナログ電圧のスキャンが一巡するスキャンル
ープでスキャンを繰り返す。第２レジスタによりアナロ
グ電圧が選択されると、第１レジスタにより選択された
アナログ電圧と第２レジスタにより選択されたアナログ
電圧とをスキャンする。次のスキャンループで第１レジ
スタにより選択されたアナログ電圧のみをスキャンす
る。これにより、所要のアナログ電圧を一時的にスキャ
ンしてデジタル値に変換できる。
れたアナログ電圧をスキャンする。スキャンしたアナロ
グ電圧をデジタル値に変換する。第１レジスタにより選
択されたアナログ電圧のスキャンが一巡するスキャンル
ープでスキャンを繰り返す。第２レジスタによりアナロ
グ電圧が選択されると、第１レジスタにより選択された
アナログ電圧と第２レジスタにより選択されたアナログ
電圧とをスキャンする。次のスキャンループで第１レジ
スタにより選択されたアナログ電圧のみをスキャンす
る。これにより、所要のアナログ電圧を一時的にスキャ
ンしてデジタル値に変換できる。
【００３１】第３発明では、第１レジスタにより選択さ
れたアナログ電圧をスキャンする。スキャンしたアナロ
グ電圧をデジタル値に変換する。第２レジスタによりア
ナログ電圧が選択されると、第１レジスタにより選択さ
れたアナログ電圧及び第２レジスタにより選択されたア
ナログ電圧がスキャンされ、そのスキャンループを繰返
す。スキャンループの繰返し回数をカウンタがカウント
し、所定回数に達すると、第２レジスタによるアナログ
電圧の選択がなくなり、第１レジスタにより選択された
アナログ電圧のみをスキャンする。これにより、一時的
にスキャンするアナログ電圧のスキャン回数を選定でき
る。
れたアナログ電圧をスキャンする。スキャンしたアナロ
グ電圧をデジタル値に変換する。第２レジスタによりア
ナログ電圧が選択されると、第１レジスタにより選択さ
れたアナログ電圧及び第２レジスタにより選択されたア
ナログ電圧がスキャンされ、そのスキャンループを繰返
す。スキャンループの繰返し回数をカウンタがカウント
し、所定回数に達すると、第２レジスタによるアナログ
電圧の選択がなくなり、第１レジスタにより選択された
アナログ電圧のみをスキャンする。これにより、一時的
にスキャンするアナログ電圧のスキャン回数を選定でき
る。
【００３２】第４発明では、レジスタにより選択された
アナログ電圧をスキャンする。スキャンしたアナログ電
圧をデジタル値に変換する。カウンタのカウント値を、
レジスタが選択しているアナログ電圧に対応して与える
と、選択しているアナログ電圧がカウント値に応じた回
数でスキャンされ、カウント値が所定値に達するとスキ
ャンを中止する。これにより、一時的にスキャンするア
ナログ電圧のスキャン回数を異なるチャネルのアナログ
電圧単位に選定できる。
アナログ電圧をスキャンする。スキャンしたアナログ電
圧をデジタル値に変換する。カウンタのカウント値を、
レジスタが選択しているアナログ電圧に対応して与える
と、選択しているアナログ電圧がカウント値に応じた回
数でスキャンされ、カウント値が所定値に達するとスキ
ャンを中止する。これにより、一時的にスキャンするア
ナログ電圧のスキャン回数を異なるチャネルのアナログ
電圧単位に選定できる。
【００３３】第５発明では、第１レジスタにより選択さ
れたアナログ電圧をスキャンする。スキャンしたアナロ
グ電圧をデジタル値に変換する。信号入力端子に信号が
入力されると第２レジスタのデータが変更され、第２レ
ジスタはアナログ電圧を選択する。第２レジスタにより
アナログ電圧が選択されると第１レジスタ及び第２レジ
スタにより選択されたアナログ電圧をスキャンする。そ
れらのアナログ電圧のスキャンが一巡すると、第１レジ
スタにより選択されたアナログ電圧のみをスキャンす
る。これにより、外部から、アナログ電圧を一時的にス
キャンさせることができる。
れたアナログ電圧をスキャンする。スキャンしたアナロ
グ電圧をデジタル値に変換する。信号入力端子に信号が
入力されると第２レジスタのデータが変更され、第２レ
ジスタはアナログ電圧を選択する。第２レジスタにより
アナログ電圧が選択されると第１レジスタ及び第２レジ
スタにより選択されたアナログ電圧をスキャンする。そ
れらのアナログ電圧のスキャンが一巡すると、第１レジ
スタにより選択されたアナログ電圧のみをスキャンす
る。これにより、外部から、アナログ電圧を一時的にス
キャンさせることができる。
【００３４】第６発明では、レジスタにより選択された
アナログ電圧をスキャンする。スキャンしたアナログ電
圧をデジタル値に変換する。信号入力端子に信号が入力
されるとリロードレジスタのデータをカウンタへ転送す
る。カウンタのカウント値をレジスタに与える。カウン
ト値が所定値に達すると、所定のレジスタがクリアされ
て選択されているアナログ電圧をスキャンしなくなる。
信号入力端子に再び信号を入力するとリロードレジスタ
のデータをカウンタに転送する。これにより、外部から
の信号によりカウンタに所定値を設定できる。アナログ
電圧を一時的にスキャンする回数を選定できる。
アナログ電圧をスキャンする。スキャンしたアナログ電
圧をデジタル値に変換する。信号入力端子に信号が入力
されるとリロードレジスタのデータをカウンタへ転送す
る。カウンタのカウント値をレジスタに与える。カウン
ト値が所定値に達すると、所定のレジスタがクリアされ
て選択されているアナログ電圧をスキャンしなくなる。
信号入力端子に再び信号を入力するとリロードレジスタ
のデータをカウンタに転送する。これにより、外部から
の信号によりカウンタに所定値を設定できる。アナログ
電圧を一時的にスキャンする回数を選定できる。
【００３５】第７発明では、第１レジスタにより選択さ
れたアナログ電圧をスキャンする。スキャンしたアナロ
グ電圧をデジタル値に変換する。第２レジスタがクリア
されるとリロードレジスタのデータをカウンタへ転送す
る。カウンタのカウント値を第２レジスタに与え、カウ
ント値が所定値に達すると、第２レジスタにより選択さ
れるアナログ電圧のスキャンを中止する。これにより、
アナログ電圧を一時的にスキャンする回数を選定でき
る。CPU によらずにカウンタに所定値を設定できる。
れたアナログ電圧をスキャンする。スキャンしたアナロ
グ電圧をデジタル値に変換する。第２レジスタがクリア
されるとリロードレジスタのデータをカウンタへ転送す
る。カウンタのカウント値を第２レジスタに与え、カウ
ント値が所定値に達すると、第２レジスタにより選択さ
れるアナログ電圧のスキャンを中止する。これにより、
アナログ電圧を一時的にスキャンする回数を選定でき
る。CPU によらずにカウンタに所定値を設定できる。
【００３６】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るアナログ／デジタル変換器
の第１実施例の構成を示すブロック図である。データバ
スDBと接続されているA/D 制御レジスタ１はA/D 制御回
路２と接続されている。データバスDBと接続されてお
り、後述するアナログ電圧AN0 〜AN7 と対応させたビッ
トｂ0 ，ｂ1 ，ｂ2 ，ｂ3 ，ｂ4 ，ｂ5 ，ｂ6 ，ｂ7 の
スキャン選択フラグレジスタ９はA/D 制御回路２と接続
されている。
述する。図１は本発明に係るアナログ／デジタル変換器
の第１実施例の構成を示すブロック図である。データバ
スDBと接続されているA/D 制御レジスタ１はA/D 制御回
路２と接続されている。データバスDBと接続されてお
り、後述するアナログ電圧AN0 〜AN7 と対応させたビッ
トｂ0 ，ｂ1 ，ｂ2 ，ｂ3 ，ｂ4 ，ｂ5 ，ｂ6 ，ｂ7 の
スキャン選択フラグレジスタ９はA/D 制御回路２と接続
されている。
【００３７】データバスDBにはダウンカウンタ13が接続
されており、ダウンカウンタ13に対し設定値の書込み、
読出しが可能になっている。ダウンカウンタ13のカウン
ト終了信号END はA/D 制御回路２へ与えられる。A/D 制
御回路２から出力されるスキャン開始信号ＳSSはダウン
カウンタ13のイネーブル端子ENへ与えられる。A/D 制御
回路２から出力されるA/D 割込み信号ＳA はダウンカウ
ンタ13のパルス入力端子CP及び図示していない制御回路
へ与えられる。アナログ／デジタル変換すべきアナログ
電圧AN0 〜AN7 はそれらを各別に選択するセレクタ８を
介して比較器７の一側入力端子へ入力される。
されており、ダウンカウンタ13に対し設定値の書込み、
読出しが可能になっている。ダウンカウンタ13のカウン
ト終了信号END はA/D 制御回路２へ与えられる。A/D 制
御回路２から出力されるスキャン開始信号ＳSSはダウン
カウンタ13のイネーブル端子ENへ与えられる。A/D 制御
回路２から出力されるA/D 割込み信号ＳA はダウンカウ
ンタ13のパルス入力端子CP及び図示していない制御回路
へ与えられる。アナログ／デジタル変換すべきアナログ
電圧AN0 〜AN7 はそれらを各別に選択するセレクタ８を
介して比較器７の一側入力端子へ入力される。
【００３８】基準電圧Ｖref 及び接地電位ＶSSが与えら
れているD/A 変換器６から出力されるアナログ電圧ＶAN
は、比較器７の他側入力端子へ入力される。比較器７か
ら出力される比較結果はA/D 制御回路２へ入力される。
A/D 制御回路２から出力されるセレクト信号ＳSLはセレ
クタ８へ与えられ、比較結果に応じた比較結果信号ＳCP
はA/D 逐次近似レジスタ５へ入力される。A/D 逐次近似
レジスタ５は、D/A 変換器６、スキャンモードによって
A/D 変換された結果を記憶するA/D スキャンデータレジ
スタ３及びデータバスDBと接続されている。
れているD/A 変換器６から出力されるアナログ電圧ＶAN
は、比較器７の他側入力端子へ入力される。比較器７か
ら出力される比較結果はA/D 制御回路２へ入力される。
A/D 制御回路２から出力されるセレクト信号ＳSLはセレ
クタ８へ与えられ、比較結果に応じた比較結果信号ＳCP
はA/D 逐次近似レジスタ５へ入力される。A/D 逐次近似
レジスタ５は、D/A 変換器６、スキャンモードによって
A/D 変換された結果を記憶するA/D スキャンデータレジ
スタ３及びデータバスDBと接続されている。
【００３９】A/D スキャンデータレジスタ３は、その記
憶データがデータバスDBに読出し得るようにデータバス
DBと接続されている。A/D 制御回路２からスキャン動作
が一巡する都度A/D 割込み信号ＳA が出力されるように
なっている。A/D 制御レジスタ１は、スキャン動作を行
わないときの所要チャネルのアナログ電圧を選択するデ
ータを記憶する。ビットｂ0 〜ｂ7 のスキャン選択フラ
グレジスタ９は、スキャンワンショットモード及びスキ
ャン連続モードによりスキャンモードにしたときの所要
チャネルのアナログ電圧を選択するデータを記憶する。
憶データがデータバスDBに読出し得るようにデータバス
DBと接続されている。A/D 制御回路２からスキャン動作
が一巡する都度A/D 割込み信号ＳA が出力されるように
なっている。A/D 制御レジスタ１は、スキャン動作を行
わないときの所要チャネルのアナログ電圧を選択するデ
ータを記憶する。ビットｂ0 〜ｂ7 のスキャン選択フラ
グレジスタ９は、スキャンワンショットモード及びスキ
ャン連続モードによりスキャンモードにしたときの所要
チャネルのアナログ電圧を選択するデータを記憶する。
【００４０】次にこのアナログ／デジタル変換器の動作
を、スキャン選択フラグレジスタ９の書込み内容及びス
キャンループの内容を示す図２とともに説明する。デー
タバスDBからA/D 逐次近似レジスタ５に初期データを与
えてA/D 逐次近似レジスタ５に初期データを書込む。書
込まれた初期データがD/A 変換器６へ与えられて、D/A
変換器６は初期データと基準電圧Ｖref とを大小比較し
てデジタル値をアナログ電圧に変換し、変換したアナロ
グ電圧ＶANを比較器７へ入力する。
を、スキャン選択フラグレジスタ９の書込み内容及びス
キャンループの内容を示す図２とともに説明する。デー
タバスDBからA/D 逐次近似レジスタ５に初期データを与
えてA/D 逐次近似レジスタ５に初期データを書込む。書
込まれた初期データがD/A 変換器６へ与えられて、D/A
変換器６は初期データと基準電圧Ｖref とを大小比較し
てデジタル値をアナログ電圧に変換し、変換したアナロ
グ電圧ＶANを比較器７へ入力する。
【００４１】比較器７はセレクタ８が選択したアナログ
電圧と、変換したアナログ電圧ＶANとを大小比較して、
その比較結果をA/D 制御回路２へ入力する。それにより
A/D制御回路２から比較結果信号ＳCPが出力されA/D 逐
次近似レジスタ５へ入力されてA/D 逐次近似レジスタ５
に記憶する。このA/D 逐次近似レジスタ５の記憶データ
がD/A 変換器６へ入力されて、D/A 変換器６は、入力さ
れた記憶データと基準電圧Ｖref とを大小比較してD/A
変換したアナログ電圧を比較器７へ入力し、比較器７は
そのアナログ電圧ＶANと、セレクタ８が選択しているア
ナログ電圧とを大小比較し、その比較結果をA/D 制御回
路２へ入力し、A/D 制御回路２から比較結果信号ＳCPが
再びA/D 逐次近似レジスタ５へ入力させてA/D 逐次近似
レジスタ５に記憶する。
電圧と、変換したアナログ電圧ＶANとを大小比較して、
その比較結果をA/D 制御回路２へ入力する。それにより
A/D制御回路２から比較結果信号ＳCPが出力されA/D 逐
次近似レジスタ５へ入力されてA/D 逐次近似レジスタ５
に記憶する。このA/D 逐次近似レジスタ５の記憶データ
がD/A 変換器６へ入力されて、D/A 変換器６は、入力さ
れた記憶データと基準電圧Ｖref とを大小比較してD/A
変換したアナログ電圧を比較器７へ入力し、比較器７は
そのアナログ電圧ＶANと、セレクタ８が選択しているア
ナログ電圧とを大小比較し、その比較結果をA/D 制御回
路２へ入力し、A/D 制御回路２から比較結果信号ＳCPが
再びA/D 逐次近似レジスタ５へ入力させてA/D 逐次近似
レジスタ５に記憶する。
【００４２】このような動作を繰り返してセレクタ８が
選択したアナログ電圧を所定ビットのデジタル値に変換
する。ここで、アナログ電圧AN0 〜AN7 のチャネルに対
応して設けている図２(a) に示すビットｂ0 〜ｂ7 のス
キャン選択フラグレジスタ９が非選択の場合には図２
(b) に示すようにビットｂ0 〜ｂ7 が全て“０”にな
る。次に図示しないCPU により図２(c) に示すようにビ
ットｂ0 ，ｂ1 ，ｂ2 のスキャン選択フラグレジスタ９
に“１”を、ビットｂ3 〜ｂ7 のスキャン選択フラグレ
ジスタ９に“０”を書込み、またダウンカウンタ13に例
えば“２”を設定値として書込んでいる場合には、A/D
制御回路２から出力されるセレクト信号ＳSLによりセレ
クタ８は図２(c) に示すようにアナログ電圧AN0 ，A
N1 ，AN2 をその順序で選択し、AN0 →AN1 →AN2 のス
キャンループが形成される。そしてスキャンして選択し
たアナログ電圧が前述したようにして所定ビットのデジ
タル値に変換される。
選択したアナログ電圧を所定ビットのデジタル値に変換
する。ここで、アナログ電圧AN0 〜AN7 のチャネルに対
応して設けている図２(a) に示すビットｂ0 〜ｂ7 のス
キャン選択フラグレジスタ９が非選択の場合には図２
(b) に示すようにビットｂ0 〜ｂ7 が全て“０”にな
る。次に図示しないCPU により図２(c) に示すようにビ
ットｂ0 ，ｂ1 ，ｂ2 のスキャン選択フラグレジスタ９
に“１”を、ビットｂ3 〜ｂ7 のスキャン選択フラグレ
ジスタ９に“０”を書込み、またダウンカウンタ13に例
えば“２”を設定値として書込んでいる場合には、A/D
制御回路２から出力されるセレクト信号ＳSLによりセレ
クタ８は図２(c) に示すようにアナログ電圧AN0 ，A
N1 ，AN2 をその順序で選択し、AN0 →AN1 →AN2 のス
キャンループが形成される。そしてスキャンして選択し
たアナログ電圧が前述したようにして所定ビットのデジ
タル値に変換される。
【００４３】また、スキャン動作の開始時にはA/D 制御
回路２からスキャン開始信号ＳSSがダウンカウンタ13に
与えられてダウンカウンタ13がイネーブル状態になる。
そしてスキャンループが一巡する都度、A/D 制御回路２
からA/D 割込み信号ＳA が出力されてダウンカウンタ13
へ入力される。それによりダウンカウンタ13がA/D 割込
み信号ＳA が入力される都度ダウンカウントし、スキャ
ンループを２回一巡すると、カウント値が“０”にな
り、ダウンカウンタ13からカウント終了信号ENDが出力
されてA/D 変換回路２へ入力され、A/D 制御回路２の制
御によりA/D 変換動作が停止する。
回路２からスキャン開始信号ＳSSがダウンカウンタ13に
与えられてダウンカウンタ13がイネーブル状態になる。
そしてスキャンループが一巡する都度、A/D 制御回路２
からA/D 割込み信号ＳA が出力されてダウンカウンタ13
へ入力される。それによりダウンカウンタ13がA/D 割込
み信号ＳA が入力される都度ダウンカウントし、スキャ
ンループを２回一巡すると、カウント値が“０”にな
り、ダウンカウンタ13からカウント終了信号ENDが出力
されてA/D 変換回路２へ入力され、A/D 制御回路２の制
御によりA/D 変換動作が停止する。
【００４４】その後、CPU により図２(d) に示す如くビ
ットｂ0 ，ｂ1 ，ｂ2 ，ｂ4 のスキャン選択フラグレジ
スタ９に“１”を書込み、ビットｂ3 ，ｂ5 ，ｂ6 ，ｂ
7 のスキャン選択フラグレジスタ９に“０”を書込む
と、アナログ電圧AN0 , AN1 ,AN2 , AN4 をその順序で
選択し、AN0 →AN1 →AN2 →AN4 のスキャンループが形
成される。そしてスキャンループが２回一巡すると前述
したと同様にA/D 変換動作が停止する。
ットｂ0 ，ｂ1 ，ｂ2 ，ｂ4 のスキャン選択フラグレジ
スタ９に“１”を書込み、ビットｂ3 ，ｂ5 ，ｂ6 ，ｂ
7 のスキャン選択フラグレジスタ９に“０”を書込む
と、アナログ電圧AN0 , AN1 ,AN2 , AN4 をその順序で
選択し、AN0 →AN1 →AN2 →AN4 のスキャンループが形
成される。そしてスキャンループが２回一巡すると前述
したと同様にA/D 変換動作が停止する。
【００４５】更に、その後、CPU により図２(e) に示す
如くビットｂ0 〜ｂ7 のスキャン選択フラグレジスタ９
に“１”を書き込むと、アナログ電圧AN0 〜AN7 をその
順序で選択し、AN0 →AN1 →AN2 →AN3 →AN4 →AN5 →
AN6 →AN7 のスキャンループが形成される。そしてスキ
ャンループが２回一巡するとA/D 変換動作が停止する。
如くビットｂ0 〜ｂ7 のスキャン選択フラグレジスタ９
に“１”を書き込むと、アナログ電圧AN0 〜AN7 をその
順序で選択し、AN0 →AN1 →AN2 →AN3 →AN4 →AN5 →
AN6 →AN7 のスキャンループが形成される。そしてスキ
ャンループが２回一巡するとA/D 変換動作が停止する。
【００４６】なお、前述したダウンカウンタ13の設定値
“２”は単なる例示である。また、スキャンを行わない
ときはA/D 制御レジスタ１のデータに応じたセレクト信
号ＳSLがセレクタ８へ与えられて所要のアナログ電圧が
選択され、選択したアナログ電圧を所定ビットで１回だ
けデジタル値に変換する。
“２”は単なる例示である。また、スキャンを行わない
ときはA/D 制御レジスタ１のデータに応じたセレクト信
号ＳSLがセレクタ８へ与えられて所要のアナログ電圧が
選択され、選択したアナログ電圧を所定ビットで１回だ
けデジタル値に変換する。
【００４７】このように、スキャン開始時に、スキャン
選択フラグレジスタ９の適宜のビットに“１”を書込み
むことにより、適宜のチャネルのアナログ電圧を選択で
きて、デジタル値に変換できる。またスキャンループが
一巡する回数を適宜に選定できる。
選択フラグレジスタ９の適宜のビットに“１”を書込み
むことにより、適宜のチャネルのアナログ電圧を選択で
きて、デジタル値に変換できる。またスキャンループが
一巡する回数を適宜に選定できる。
【００４８】図３は本発明に係るアナログ／デジタル変
換器の第２実施例の構成を示すブロック図である。デー
タバスDBと接続されており、ビットｂ0 〜ｂ7 のスキャ
ン選択フラグレジスタ９は、ビットｂ0 〜ｂ7 の一時変
換要求フラグレジスタ11と接続されている。一時変換要
求フラグレジスタ11はA/D 制御回路２と接続されてい
る。ビットｂ0 〜ｂ7 の一時変換要求フラグレジスタ11
は、複数チャネルのアナログ電圧AN0〜AN7 と対応して
設けている。
換器の第２実施例の構成を示すブロック図である。デー
タバスDBと接続されており、ビットｂ0 〜ｂ7 のスキャ
ン選択フラグレジスタ９は、ビットｂ0 〜ｂ7 の一時変
換要求フラグレジスタ11と接続されている。一時変換要
求フラグレジスタ11はA/D 制御回路２と接続されてい
る。ビットｂ0 〜ｂ7 の一時変換要求フラグレジスタ11
は、複数チャネルのアナログ電圧AN0〜AN7 と対応して
設けている。
【００４９】一時変換要求フラグレジスタ11はデータバ
スDBと接続され、一時変換要求フラグレジスタ11に対す
るデータの書込み、読出しが可能となっている。A/D 制
御回路２から出力されるA/D 割込み信号ＳA は一時変換
要求フラグレジスタ11へ与えられる。それ以外の構成
は、図１においてA/D 制御レジスタ１を除いた他の構成
と同様となっており、同一構成部分には同符号を付して
いる。
スDBと接続され、一時変換要求フラグレジスタ11に対す
るデータの書込み、読出しが可能となっている。A/D 制
御回路２から出力されるA/D 割込み信号ＳA は一時変換
要求フラグレジスタ11へ与えられる。それ以外の構成
は、図１においてA/D 制御レジスタ１を除いた他の構成
と同様となっており、同一構成部分には同符号を付して
いる。
【００５０】次にこのアナログ／デジタル変換器の動作
をスキャン選択フラグレジスタ９、一時変換要求フラグ
レジスタ11の書込み内容及びスキャンループの内容を示
す図４とともに説明する。A/D 逐次近似レジスタ５及び
D/A 変換器６等によりD/A 変換する動作は図１における
場合と同様である。
をスキャン選択フラグレジスタ９、一時変換要求フラグ
レジスタ11の書込み内容及びスキャンループの内容を示
す図４とともに説明する。A/D 逐次近似レジスタ５及び
D/A 変換器６等によりD/A 変換する動作は図１における
場合と同様である。
【００５１】ここで図示しないCPU により、複数チャネ
ルのアナログ電圧AN0 〜AN7 に対応して設けている図４
(a) に示すビットｂ0 , ｂ1 , ｂ2 のスキャン選択フラ
グレジスタ９に図４(b) に示すように“１”を書込み、
ビットｂ3 , ｂ4 , ｂ5 , ｂ6 , ｂ7 のスキャン選択フ
ラグレジスタ９に“０”を書込んだ場合は、A/D 制御回
路２からビットｂ0 , ｂ1 , ｂ2 のデータに応じたセレ
クト信号ＳSLがセレクタ８へ与えられて、セレクタ８は
図４(a) に示すようにビットｂ0 , ｂ1 , ｂ2に対応す
るアナログ電圧AN0 , AN1 , AN2 をその順序で選択し、
図４(b) に示すようにAN0 →AN1 →AN2 のスキャンルー
プが形成される。
ルのアナログ電圧AN0 〜AN7 に対応して設けている図４
(a) に示すビットｂ0 , ｂ1 , ｂ2 のスキャン選択フラ
グレジスタ９に図４(b) に示すように“１”を書込み、
ビットｂ3 , ｂ4 , ｂ5 , ｂ6 , ｂ7 のスキャン選択フ
ラグレジスタ９に“０”を書込んだ場合は、A/D 制御回
路２からビットｂ0 , ｂ1 , ｂ2 のデータに応じたセレ
クト信号ＳSLがセレクタ８へ与えられて、セレクタ８は
図４(a) に示すようにビットｂ0 , ｂ1 , ｂ2に対応す
るアナログ電圧AN0 , AN1 , AN2 をその順序で選択し、
図４(b) に示すようにAN0 →AN1 →AN2 のスキャンルー
プが形成される。
【００５２】そして選択されたアナログ電圧が前述した
ように所定ビットのデジタル値に変換される。このスキ
ャンループはCPU による停止指令が出力されるまで繰返
される。また、スキャンループが一巡する都度、A/D 制
御回路２からA/D 割込み信号ＳA が出力され、一時変換
要求フラグレジスタ11へ与えられて、図４(b) に示すよ
うにビットｂ0 〜ｂ7 の一時変換要求フラグレジスタ11
は“０”にクリアされる。
ように所定ビットのデジタル値に変換される。このスキ
ャンループはCPU による停止指令が出力されるまで繰返
される。また、スキャンループが一巡する都度、A/D 制
御回路２からA/D 割込み信号ＳA が出力され、一時変換
要求フラグレジスタ11へ与えられて、図４(b) に示すよ
うにビットｂ0 〜ｂ7 の一時変換要求フラグレジスタ11
は“０”にクリアされる。
【００５３】ところで、このようなスキャン動作を行っ
ているときにCPU により図４(c) に示すように、ビット
ｂ5 の一時変換要求フラグレジスタ11に“１”を書込む
と、A/D 制御回路２からのセレクト信号ＳSLが次のスキ
ャンループで変更されて、AN 5 →AN0 →AN1 →AN2 の順
序でアナログ電圧がスキャンされ、いままでのAN0 →AN
1 →AN2 のスキャンループにAN5 が一時的に選択され
て、アナログ電圧AN5 が所定ビットのデジタル値に変換
される。
ているときにCPU により図４(c) に示すように、ビット
ｂ5 の一時変換要求フラグレジスタ11に“１”を書込む
と、A/D 制御回路２からのセレクト信号ＳSLが次のスキ
ャンループで変更されて、AN 5 →AN0 →AN1 →AN2 の順
序でアナログ電圧がスキャンされ、いままでのAN0 →AN
1 →AN2 のスキャンループにAN5 が一時的に選択され
て、アナログ電圧AN5 が所定ビットのデジタル値に変換
される。
【００５４】そして、AN5 →AN0 →AN1 →AN2 のスキャ
ンループが終了してA/D 割込み信号ＳA が出力される
と、ビットｂ0 〜ｂ7 の一時変換要求フラグレジスタ11
が図４(b) に示すように全てクリアされて、一時変換要
求が取消される。そして、図４(d) に示すように、図４
(b) に示す場合と同様にビットｂ0 , ｂ1 , ｂ2 のスキ
ャン選択フラグレジスタ９だけに“１”が書込まれた状
態となり、AN0 →AN1 →AN2 のスキャンループに復帰す
る。
ンループが終了してA/D 割込み信号ＳA が出力される
と、ビットｂ0 〜ｂ7 の一時変換要求フラグレジスタ11
が図４(b) に示すように全てクリアされて、一時変換要
求が取消される。そして、図４(d) に示すように、図４
(b) に示す場合と同様にビットｂ0 , ｂ1 , ｂ2 のスキ
ャン選択フラグレジスタ９だけに“１”が書込まれた状
態となり、AN0 →AN1 →AN2 のスキャンループに復帰す
る。
【００５５】なお、ビットｂ5 の一時変換要求フラグレ
ジスタ11に“１”を書込んだが、他のビット又は複数の
ビットの一時変換要求フラグレジスタにも同様に書込む
ことができる。これにより、スキャン選択フラグレジス
タのデータによりアナログ電圧を選択するスキャンルー
プを形成してスキャン動作を行っているときに、一時的
に所要のチャネルのアナログ電圧をスキャンしてデジタ
ル値に変換できる。
ジスタ11に“１”を書込んだが、他のビット又は複数の
ビットの一時変換要求フラグレジスタにも同様に書込む
ことができる。これにより、スキャン選択フラグレジス
タのデータによりアナログ電圧を選択するスキャンルー
プを形成してスキャン動作を行っているときに、一時的
に所要のチャネルのアナログ電圧をスキャンしてデジタ
ル値に変換できる。
【００５６】また、一時的にスキャンしたアナログ電圧
を含むスキャンループが一巡すると、スキャン選択フラ
グレジスタにより選択されて形成されるスキャンループ
に復帰させることができる。
を含むスキャンループが一巡すると、スキャン選択フラ
グレジスタにより選択されて形成されるスキャンループ
に復帰させることができる。
【００５７】図５は本発明に係るアナログ／デジタル変
換器の第３実施例の構成を示すブロック図である。A/D
制御回路２と接続されている一時変換要求フラグレジス
タ11から出力されるセット終了信号ＳSEはダウンカウン
タ13のイネーブル端子ENへ与えられる。ダウンカウンタ
13から出力されるカウント終了信号END は一時変換要求
フラグレジスタ11へ入力される。A/D 制御回路２から出
力されるA/D 割込み信号ＳA はダウンカウンタ13のパル
ス入力端子CPへ入力される。ダウンカウンタ13はデータ
バスDBと接続され、ダウンカウンタ13に対する設定値の
書込み、読出しを可能にしている。それ以外の構成は図
３と同様となっており、同一構成部分には同符号を付し
ている。
換器の第３実施例の構成を示すブロック図である。A/D
制御回路２と接続されている一時変換要求フラグレジス
タ11から出力されるセット終了信号ＳSEはダウンカウン
タ13のイネーブル端子ENへ与えられる。ダウンカウンタ
13から出力されるカウント終了信号END は一時変換要求
フラグレジスタ11へ入力される。A/D 制御回路２から出
力されるA/D 割込み信号ＳA はダウンカウンタ13のパル
ス入力端子CPへ入力される。ダウンカウンタ13はデータ
バスDBと接続され、ダウンカウンタ13に対する設定値の
書込み、読出しを可能にしている。それ以外の構成は図
３と同様となっており、同一構成部分には同符号を付し
ている。
【００５８】次にこのアナログ／デジタル変換器の動作
を、スキャン選択フラグレジスタ９、一時変換要求フラ
グレジスタ11の書込み内容及びスキャン内容を示す図６
とともに説明する。A/D 逐次近似レジスタ５及びD/A 変
換器６等によるA/D 変換動作は図１における場合と同様
である。
を、スキャン選択フラグレジスタ９、一時変換要求フラ
グレジスタ11の書込み内容及びスキャン内容を示す図６
とともに説明する。A/D 逐次近似レジスタ５及びD/A 変
換器６等によるA/D 変換動作は図１における場合と同様
である。
【００５９】ここで、図６(b) に示すようにビット
ｂ0 , ｂ1 , ｂ2 のスキャン選択フラグレジスタ９に
“１”を書込み、ビットｂ3 〜ｂ7 のスキャン選択フラ
グレジスタ９に“０”を書込む。またダウンカウンタ13
にｘの設定値（ｘは１以上の自然数）を書込む。そして
書込んだスキャン選択フラグレジスタ９のデータがA/D
制御回路２へ入力されて、A/D 制御回路２から出力され
るセレクト信号ＳSLによりアナログ電圧AN0 , AN1 , AN
2 が選択されてスキャンループが形成され、スキャンさ
れたアナログ電圧AN0 , AN1 , AN2 が順次デジタル値に
変換され、そのスキャンループによるスキャンを繰返
す。
ｂ0 , ｂ1 , ｂ2 のスキャン選択フラグレジスタ９に
“１”を書込み、ビットｂ3 〜ｂ7 のスキャン選択フラ
グレジスタ９に“０”を書込む。またダウンカウンタ13
にｘの設定値（ｘは１以上の自然数）を書込む。そして
書込んだスキャン選択フラグレジスタ９のデータがA/D
制御回路２へ入力されて、A/D 制御回路２から出力され
るセレクト信号ＳSLによりアナログ電圧AN0 , AN1 , AN
2 が選択されてスキャンループが形成され、スキャンさ
れたアナログ電圧AN0 , AN1 , AN2 が順次デジタル値に
変換され、そのスキャンループによるスキャンを繰返
す。
【００６０】そして、１つのスキャンループが一巡する
と、A/D 割込み信号ＳA が発生し、ダウンカウンタ13へ
入力される。このようなスキャンループによりスキャン
動作している途中で、図６(b) に示すように例えばビッ
ト５の一時変換要求フラグレジスタ11に図示しないCPU
から“１”を書込むと、書込み終了後に、一時変換要求
フラグレジスタ11からフラグセット終了信号ＳSEが出力
されダウンカウンタ13のイネーブル端子ENへ入力されダ
ウンカウンタ13はイネーブル状態になる。そして前述し
たようにビットｂ5 の一時変換要求フラグレジスタ11に
“１”が書込まれたことにより、図６(c) に示すように
AN5 →AN0 →AN1 →AN2 のスキャンループが形成され、
アナログ電圧AN5 , AN0 , AN1 , AN2 が選択されて、夫
々がデジタル値に変換される。
と、A/D 割込み信号ＳA が発生し、ダウンカウンタ13へ
入力される。このようなスキャンループによりスキャン
動作している途中で、図６(b) に示すように例えばビッ
ト５の一時変換要求フラグレジスタ11に図示しないCPU
から“１”を書込むと、書込み終了後に、一時変換要求
フラグレジスタ11からフラグセット終了信号ＳSEが出力
されダウンカウンタ13のイネーブル端子ENへ入力されダ
ウンカウンタ13はイネーブル状態になる。そして前述し
たようにビットｂ5 の一時変換要求フラグレジスタ11に
“１”が書込まれたことにより、図６(c) に示すように
AN5 →AN0 →AN1 →AN2 のスキャンループが形成され、
アナログ電圧AN5 , AN0 , AN1 , AN2 が選択されて、夫
々がデジタル値に変換される。
【００６１】そして、このようなスキャンループが一巡
する都度発生するA/D 割込み信号Ｓ A によりダウンカウ
ンタ13がダウンカウントして、スキャンループがｘ回一
巡すると、ダウンカウンタからカウント終了信号END が
出力され、一時変換要求フラグレジスタ11へ入力され、
ビットｂ0 〜ｂ7 の一時変換要求フラグレジスタ11が図
６(d) に示すようにクリアされて、一時変換要求が解消
し、図６(d) に示すようにAN0 →AN1 →AN2 のスキャン
ループに復帰する。
する都度発生するA/D 割込み信号Ｓ A によりダウンカウ
ンタ13がダウンカウントして、スキャンループがｘ回一
巡すると、ダウンカウンタからカウント終了信号END が
出力され、一時変換要求フラグレジスタ11へ入力され、
ビットｂ0 〜ｂ7 の一時変換要求フラグレジスタ11が図
６(d) に示すようにクリアされて、一時変換要求が解消
し、図６(d) に示すようにAN0 →AN1 →AN2 のスキャン
ループに復帰する。
【００６２】このように、スキャン選択フラグレジスタ
９に書込まれたデータによるスキャンループを繰返すこ
とができる。また、そのスキャン動作の途中で一時変換
要求フラグレジスタ11にデータを書込むと、スキャン選
択フラグレジスタ９のデータ及び一時変換要求フラグレ
ジスタ11のデータによるスキャンループを、ダウンカウ
ンタ13に設定した回数ｘだけ繰返すことができる。そし
て一時変換要求フラグレジスタのデータによるスキャン
ループを所定回数一巡した後は、スキャン選択フラグレ
ジスタ９のデータによるスキャンループに復帰させるこ
とができる。
９に書込まれたデータによるスキャンループを繰返すこ
とができる。また、そのスキャン動作の途中で一時変換
要求フラグレジスタ11にデータを書込むと、スキャン選
択フラグレジスタ９のデータ及び一時変換要求フラグレ
ジスタ11のデータによるスキャンループを、ダウンカウ
ンタ13に設定した回数ｘだけ繰返すことができる。そし
て一時変換要求フラグレジスタのデータによるスキャン
ループを所定回数一巡した後は、スキャン選択フラグレ
ジスタ９のデータによるスキャンループに復帰させるこ
とができる。
【００６３】図７は本発明に係るアナログ／デジタル変
換器の第４実施例の構成を示すブロック図である。デー
タバスDBに、複数チャネルのアナログ電圧AN0 〜AN7 の
夫々に対応させて設けた16AN0 〜16AN7 のダウンカウン
タ16が接続されており、ダウンカウンタ16はA/D 制御回
路２と接続されている。A/D 制御回路２から出力される
A/D 割込み信号ＳA は、アナログ電圧AN0 〜AN7 に対応
しているダウンカウンタ16に対応して設けているセレク
タ17を介してダウンカウンタ16へ入力される。
換器の第４実施例の構成を示すブロック図である。デー
タバスDBに、複数チャネルのアナログ電圧AN0 〜AN7 の
夫々に対応させて設けた16AN0 〜16AN7 のダウンカウン
タ16が接続されており、ダウンカウンタ16はA/D 制御回
路２と接続されている。A/D 制御回路２から出力される
A/D 割込み信号ＳA は、アナログ電圧AN0 〜AN7 に対応
しているダウンカウンタ16に対応して設けているセレク
タ17を介してダウンカウンタ16へ入力される。
【００６４】ダウンカウンタ16のカウント終了信号は、
アナログ電圧AN0 〜AN7 に対応して設けているセレクタ
15を介して、アナログ電圧AN0 〜AN7 に対応して設けて
いるスキャン選択フラグレジスタ９へ入力される。スキ
ャン選択フラグレジスタ９はデータバスDB及びA/D 制御
回路２と接続されている。A/D 制御回路２から出力され
るセレクト信号ＳSL1 は、セレクタ17へ与えられ、ダウ
ンカウンタ16から出力されるカウント終了信号を択一的
に選択するようになっている。
アナログ電圧AN0 〜AN7 に対応して設けているセレクタ
15を介して、アナログ電圧AN0 〜AN7 に対応して設けて
いるスキャン選択フラグレジスタ９へ入力される。スキ
ャン選択フラグレジスタ９はデータバスDB及びA/D 制御
回路２と接続されている。A/D 制御回路２から出力され
るセレクト信号ＳSL1 は、セレクタ17へ与えられ、ダウ
ンカウンタ16から出力されるカウント終了信号を択一的
に選択するようになっている。
【００６５】A/D 制御回路２から出力されるセレクト信
号ＳSL2 はセレクタ15へ与えられ、ダウンカウンタ16を
択一的に選択するようになっている。それ以外の構成
は、図３においてスキャン選択フラグレジスタ９及び一
時変換要求フラグレジスタ11を除いた他の構成と同様と
なっており、同一構成部分には同符号を付している。
号ＳSL2 はセレクタ15へ与えられ、ダウンカウンタ16を
択一的に選択するようになっている。それ以外の構成
は、図３においてスキャン選択フラグレジスタ９及び一
時変換要求フラグレジスタ11を除いた他の構成と同様と
なっており、同一構成部分には同符号を付している。
【００６６】次にこのアナログ／デジタル変換器の動作
を、スキャン選択フラグレジスタ９、一時変換要求フラ
グレジスタ11の書込み内容及びスキャン内容を示す図８
とともに説明する。A/D 逐次近似レジスタ５及びD/A 変
換器６等によるA/D 変換動作は図１における場合と同様
である。
を、スキャン選択フラグレジスタ９、一時変換要求フラ
グレジスタ11の書込み内容及びスキャン内容を示す図８
とともに説明する。A/D 逐次近似レジスタ５及びD/A 変
換器６等によるA/D 変換動作は図１における場合と同様
である。
【００６７】ここで、ビットｂ0 , ｂ1 , ｂ2 のスキャ
ン選択フラグレジスタ９に図８(b)に示すように“１”
を書込むと、スキャン選択フラグレジスタ９に書込んだ
データに応じてセレクタ８が選択動作し、アナログ電圧
AN0 , AN1 , AN2 をスキャンするスキャンループが形成
される。このスキャン動作中に、一時変換要求が発生し
て例えば図８(b) に示すようにアナログ電圧AN4 , AN6
に対応する16AN4 ，16AN6 のダウンカウンタ16にｘ，ｙ
の設定値が書込まれると、その書込まれた情報がA/D 制
御回路２へ入力され、A/D 制御回路２からセレクト信号
ＳSL2 が出力されアナログ電圧AN4 , AN6 に対応してい
る16AN4 , 16AN6 （図示せず）のダウンカウンタ16を選
択してスキャン選択フラグレジスタｂ4 ，ｂ6 に“１”
を書込み、またそのダウンカウンタ16のカウント終了信
号がスキャン選択フラグレジスタ９へ入力される状態と
なる。
ン選択フラグレジスタ９に図８(b)に示すように“１”
を書込むと、スキャン選択フラグレジスタ９に書込んだ
データに応じてセレクタ８が選択動作し、アナログ電圧
AN0 , AN1 , AN2 をスキャンするスキャンループが形成
される。このスキャン動作中に、一時変換要求が発生し
て例えば図８(b) に示すようにアナログ電圧AN4 , AN6
に対応する16AN4 ，16AN6 のダウンカウンタ16にｘ，ｙ
の設定値が書込まれると、その書込まれた情報がA/D 制
御回路２へ入力され、A/D 制御回路２からセレクト信号
ＳSL2 が出力されアナログ電圧AN4 , AN6 に対応してい
る16AN4 , 16AN6 （図示せず）のダウンカウンタ16を選
択してスキャン選択フラグレジスタｂ4 ，ｂ6 に“１”
を書込み、またそのダウンカウンタ16のカウント終了信
号がスキャン選択フラグレジスタ９へ入力される状態と
なる。
【００６８】そして、セレクタ15の動作と同時にセレク
タ17も同様に動作してA/D 割込み信号ＳA が、アナログ
電圧AN4 , AN6 に対応している16AN4 , 16AN6 のダウン
カウンタ16へ与え得るようになる。これにより次のスキ
ャンループから、図８(c) に示すようにセレクタ８によ
りアナログ電圧AN4 , AN6 , AN0 , AN1 , AN2 をスキャ
ンして、AN4 →AN6 →AN0 →AN1 →AN2 のスキャンルー
プが形成されて、スキャンしたアナログ電圧がデジタル
値に変換される。スキャンループが一巡する都度発生す
るA/D 割込み信号ＳA によりアナログ電圧AN4 ，AN6 に
対応している16AN4 , 16AN6 のダウンカウンタ16の設定
値をカウントダウンしていく。
タ17も同様に動作してA/D 割込み信号ＳA が、アナログ
電圧AN4 , AN6 に対応している16AN4 , 16AN6 のダウン
カウンタ16へ与え得るようになる。これにより次のスキ
ャンループから、図８(c) に示すようにセレクタ８によ
りアナログ電圧AN4 , AN6 , AN0 , AN1 , AN2 をスキャ
ンして、AN4 →AN6 →AN0 →AN1 →AN2 のスキャンルー
プが形成されて、スキャンしたアナログ電圧がデジタル
値に変換される。スキャンループが一巡する都度発生す
るA/D 割込み信号ＳA によりアナログ電圧AN4 ，AN6 に
対応している16AN4 , 16AN6 のダウンカウンタ16の設定
値をカウントダウンしていく。
【００６９】ここで設定値ｘ＜ｙであった場合は、ｘ回
のスキャンループを一巡したときに図９(d) に示すよう
にアナログ電圧AN4 に対応しているダウンカウンタ16の
カウント値が“０”になると出力するカウント終了信号
によりビットｂ4 のスキャン選択フラグレジスタ９に
“０”が書込まれる。そうすると、アナログ電圧AN4 に
対応しているセレクタ15,17 は非選択状態になり、スキ
ャンループは図８(d) に示すようにAN6 →AN0 →AN1 →
AN2 となり、そのスキャンループによるスキャン動作を
繰返す。
のスキャンループを一巡したときに図９(d) に示すよう
にアナログ電圧AN4 に対応しているダウンカウンタ16の
カウント値が“０”になると出力するカウント終了信号
によりビットｂ4 のスキャン選択フラグレジスタ９に
“０”が書込まれる。そうすると、アナログ電圧AN4 に
対応しているセレクタ15,17 は非選択状態になり、スキ
ャンループは図８(d) に示すようにAN6 →AN0 →AN1 →
AN2 となり、そのスキャンループによるスキャン動作を
繰返す。
【００７０】その後、ｙ回のスキャンループが一巡する
と、図８(e) に示すようにアナログ電圧AN6 に対応して
いる16AN6 のダウンカウンタ16のカウント値が“０”に
なり、図９(f) に示すようにビットｂ6 のスキャン選択
フラグレジスタ９に“０”が書込まれる。これにより一
時変換要求による所要チャネルのアナログ電圧の選択状
態が解消し、一時変換要求によるアナログ電圧のデジタ
ル変換動作が終了する。
と、図８(e) に示すようにアナログ電圧AN6 に対応して
いる16AN6 のダウンカウンタ16のカウント値が“０”に
なり、図９(f) に示すようにビットｂ6 のスキャン選択
フラグレジスタ９に“０”が書込まれる。これにより一
時変換要求による所要チャネルのアナログ電圧の選択状
態が解消し、一時変換要求によるアナログ電圧のデジタ
ル変換動作が終了する。
【００７１】そしてアナログ電圧AN0 〜AN7 に対応する
16AN0 〜16AN7 のダウンカウンタ16のカウント値が全て
“０”になって、アナログ電圧AN0 〜AN7 に対応してい
るセレクタ17及びセレクタ15がいずれも非選択状態にな
る。そして、その後はスキャン選択フラグレジスタ９に
書込んだデータによる図９(e) に示すスキャンループAN
0 →AN1 →AN2 に復帰し、そのスキャンループによるス
キャン動作を繰返す。
16AN0 〜16AN7 のダウンカウンタ16のカウント値が全て
“０”になって、アナログ電圧AN0 〜AN7 に対応してい
るセレクタ17及びセレクタ15がいずれも非選択状態にな
る。そして、その後はスキャン選択フラグレジスタ９に
書込んだデータによる図９(e) に示すスキャンループAN
0 →AN1 →AN2 に復帰し、そのスキャンループによるス
キャン動作を繰返す。
【００７２】図９は本発明に係るアナログ／デジタル変
換器の第５実施例の構成を示すブロック図である。デー
タバスDBにアナログ電圧AN0 〜AN7 夫々と対応している
11AN0 〜11AN7 の一時変換要求フラグレジスタ11が接続
されており、一時変換要求フラグレジスタ11はA/D 制御
回路２と接続されている。一時変換要求フラグレジスタ
11は、アナログ電圧AN0 〜AN7 夫々に対応しているセレ
クタ20を介して、外部信号入力端子ＴINと接続されてい
る。A/D 制御回路２から出力されるセレクト信号ＳSL3
はセレクタ20へ与えられる。それ以外の構成は図５にお
いてダウンカウンタ13を除いた他の構成と同様となって
おり、同一構成部分には同符号を付している。
換器の第５実施例の構成を示すブロック図である。デー
タバスDBにアナログ電圧AN0 〜AN7 夫々と対応している
11AN0 〜11AN7 の一時変換要求フラグレジスタ11が接続
されており、一時変換要求フラグレジスタ11はA/D 制御
回路２と接続されている。一時変換要求フラグレジスタ
11は、アナログ電圧AN0 〜AN7 夫々に対応しているセレ
クタ20を介して、外部信号入力端子ＴINと接続されてい
る。A/D 制御回路２から出力されるセレクト信号ＳSL3
はセレクタ20へ与えられる。それ以外の構成は図５にお
いてダウンカウンタ13を除いた他の構成と同様となって
おり、同一構成部分には同符号を付している。
【００７３】次にこのアナログ／デジタル変換器の動作
を説明する。A/D 逐次近似レジスタ５及びD/A 変換器６
等によりA/D 変換する動作は図１における場合と同様で
ある。
を説明する。A/D 逐次近似レジスタ５及びD/A 変換器６
等によりA/D 変換する動作は図１における場合と同様で
ある。
【００７４】CPU により、適宜のビットのスキャン選択
フラグレジスタ９に“１”を書込むと、“１”が書込ま
れたビットに応じたセレクト信号ＳSLがセレクタ８に与
えられ、セレクタ８が“１”を書込んだビットのスキャ
ン選択フラグレジスタ９と対応しているアナログ電圧を
スキャンしてスキャンループを形成し、スキャン動作を
繰り返す。
フラグレジスタ９に“１”を書込むと、“１”が書込ま
れたビットに応じたセレクト信号ＳSLがセレクタ８に与
えられ、セレクタ８が“１”を書込んだビットのスキャ
ン選択フラグレジスタ９と対応しているアナログ電圧を
スキャンしてスキャンループを形成し、スキャン動作を
繰り返す。
【００７５】このスキャン動作の途中に、A/D 制御回路
２が、外部トリガを受付ける受付モードの制御を行うよ
うになると、“１”を書込むべき一時変換要求フラグレ
ジスタ11を選択するセレクト信号ＳSL3 がセレクタ20に
与えられてセレクタ20が選択状態となり、外部信号入力
端子ＴINと、一時変換要求により“１”を書込むべき一
時変換要求フラグレジスタ11とが接続される。
２が、外部トリガを受付ける受付モードの制御を行うよ
うになると、“１”を書込むべき一時変換要求フラグレ
ジスタ11を選択するセレクト信号ＳSL3 がセレクタ20に
与えられてセレクタ20が選択状態となり、外部信号入力
端子ＴINと、一時変換要求により“１”を書込むべき一
時変換要求フラグレジスタ11とが接続される。
【００７６】そこで外部信号入力端子ＴINにトリガ信号
を与えるとセレクタ20により選択されている一時変換要
求フラグレジスタ11に“１”が書込まれて、スキャンが
一巡した後の次のスキャンループにおいて、一時変換要
求フラグレジスタ11に“１”を書込んだアナログ電圧が
スキャンされ、前回のスキャンループにおいて選択され
たアナログ電圧と、一時変換要求に応じて選択されたア
ナログ電圧とによるスキャンループが形成され、“１”
を書込んだ一時変換要求フラグレジスタに対応するアナ
ログ電圧が一時的にデジタル値に変換される。
を与えるとセレクタ20により選択されている一時変換要
求フラグレジスタ11に“１”が書込まれて、スキャンが
一巡した後の次のスキャンループにおいて、一時変換要
求フラグレジスタ11に“１”を書込んだアナログ電圧が
スキャンされ、前回のスキャンループにおいて選択され
たアナログ電圧と、一時変換要求に応じて選択されたア
ナログ電圧とによるスキャンループが形成され、“１”
を書込んだ一時変換要求フラグレジスタに対応するアナ
ログ電圧が一時的にデジタル値に変換される。
【００７７】またスキャンループが一巡したときに、A/
D 割込み信号ＳA が一時変換要求フラグレジスタ11へ与
えられる。A/D 割込み信号ＳA が一時変換要求フラグレ
ジスタ11に与えられると一時変換要求フラグレジスタ11
がクリアされて、一時変換要求が発生する前のスキャン
ループによるスキャン動作に復帰する。
D 割込み信号ＳA が一時変換要求フラグレジスタ11へ与
えられる。A/D 割込み信号ＳA が一時変換要求フラグレ
ジスタ11に与えられると一時変換要求フラグレジスタ11
がクリアされて、一時変換要求が発生する前のスキャン
ループによるスキャン動作に復帰する。
【００７８】このようにスキャンしている途中で、外部
信号入力端子ＴINに信号を与えると、一時変換要求フラ
グレジスタ11にデータが書込まれて、一時変換要求フラ
グレジスタ11のデータによりアナログ電圧を一時的にス
キャンして、１回だけ所定ビットのデジタル値に変換で
きる。なお、一時変換要求フラグレジスタ11に替えてダ
ウンカウンタを用いても同様にデジタル値に変換でき
る。
信号入力端子ＴINに信号を与えると、一時変換要求フラ
グレジスタ11にデータが書込まれて、一時変換要求フラ
グレジスタ11のデータによりアナログ電圧を一時的にス
キャンして、１回だけ所定ビットのデジタル値に変換で
きる。なお、一時変換要求フラグレジスタ11に替えてダ
ウンカウンタを用いても同様にデジタル値に変換でき
る。
【００７９】図10は本発明に係るアナログ／デジタル変
換器の第６実施例の構成を示すブロック図である。デー
タバスDBにリロードレジスタ21が接続されており、リロ
ードレジスタ21はスイッチ回路SWを介して外部信号入力
端子ＴINと接続されている。リロードレジスタ21のデー
タはアナログ電圧AN0 〜AN7 と対応している16AN0 〜16
AN7 のダウンカウンタ16に転送されるよう接続されてい
る。A/D 制御回路２から出力されるA/D 割込み信号ＳA
はダウンカウンタ16へ与えられている。それ以外の構成
は図７における構成と同様となっており、同一構成部分
には同符号を付している。
換器の第６実施例の構成を示すブロック図である。デー
タバスDBにリロードレジスタ21が接続されており、リロ
ードレジスタ21はスイッチ回路SWを介して外部信号入力
端子ＴINと接続されている。リロードレジスタ21のデー
タはアナログ電圧AN0 〜AN7 と対応している16AN0 〜16
AN7 のダウンカウンタ16に転送されるよう接続されてい
る。A/D 制御回路２から出力されるA/D 割込み信号ＳA
はダウンカウンタ16へ与えられている。それ以外の構成
は図７における構成と同様となっており、同一構成部分
には同符号を付している。
【００８０】次にこのアナログ／デジタル変換器の動作
を説明する。A/D 逐次近似レジスタ５及びD/A 変換器６
等によるA/D 変換動作は図１における場合と同様であ
る。スキャン選択フラグレジスタ９に書込んだデータに
より所定のアナログ電圧AN0 〜AN7 がスキャンされ、そ
れによりスキャンループを形成して前述した如くスキャ
ン動作し、スキャンしたアナログ電圧をデジタル値に変
換する。
を説明する。A/D 逐次近似レジスタ５及びD/A 変換器６
等によるA/D 変換動作は図１における場合と同様であ
る。スキャン選択フラグレジスタ９に書込んだデータに
より所定のアナログ電圧AN0 〜AN7 がスキャンされ、そ
れによりスキャンループを形成して前述した如くスキャ
ン動作し、スキャンしたアナログ電圧をデジタル値に変
換する。
【００８１】ここでリロードレジスタ21にスキャンルー
プを繰返す回数値を書込んでおいて、いまアナログ電圧
を一時的に変換するための一時変換要求が発生すると、
A/D制御回路２からスイッチ閉信号ＳSWがスイッチ回路S
Wに与えられてスイッチ回路SWが閉路する。
プを繰返す回数値を書込んでおいて、いまアナログ電圧
を一時的に変換するための一時変換要求が発生すると、
A/D制御回路２からスイッチ閉信号ＳSWがスイッチ回路S
Wに与えられてスイッチ回路SWが閉路する。
【００８２】またセレクト信号ＳSL2 がセレクタ15に与
えられて、一時的にデジタル値に変換すべきアナログ電
圧と対応している所定のダウンカウンタ16と接続されて
いるセレクタ15が選択状態になる。そして外部信号入力
端子ＴINにトリガ信号が与えられると、それがリロード
レジスタ21へ与えられて、リロードレジスタ21のデータ
がアナログ電圧AN0 〜AN7 に対応している16AN0 〜16AN
7 のダウンカウンタ16に転送され、選択状態にあるセレ
クタ15を介して所定ビットのスキャン選択フラグレジス
タ９に“１”が書込まれる。
えられて、一時的にデジタル値に変換すべきアナログ電
圧と対応している所定のダウンカウンタ16と接続されて
いるセレクタ15が選択状態になる。そして外部信号入力
端子ＴINにトリガ信号が与えられると、それがリロード
レジスタ21へ与えられて、リロードレジスタ21のデータ
がアナログ電圧AN0 〜AN7 に対応している16AN0 〜16AN
7 のダウンカウンタ16に転送され、選択状態にあるセレ
クタ15を介して所定ビットのスキャン選択フラグレジス
タ９に“１”が書込まれる。
【００８３】そして所定ビットのスキャン選択フラグレ
ジスタ９に書込まれたデータによりセレクタ８が新たな
アナログ電圧を選択してスキャンし、新たなスキャンル
ープが形成されてスキャン動作して、スキャンしたアナ
ログ電圧をデジタル値に変換する。そしてスキャンルー
プが一巡する都度出力されるA/D 割込み信号ＳA により
ダウンカウンタ16の設定値がダウンカウントされ、
“０”に達すると一時変換要求により書込んだスキャン
選択フラグレジスタ９のデータがクリアされて、一時変
換要求が解消し、一時変換要求が発生する前のスキャン
ループに復帰する。
ジスタ９に書込まれたデータによりセレクタ８が新たな
アナログ電圧を選択してスキャンし、新たなスキャンル
ープが形成されてスキャン動作して、スキャンしたアナ
ログ電圧をデジタル値に変換する。そしてスキャンルー
プが一巡する都度出力されるA/D 割込み信号ＳA により
ダウンカウンタ16の設定値がダウンカウントされ、
“０”に達すると一時変換要求により書込んだスキャン
選択フラグレジスタ９のデータがクリアされて、一時変
換要求が解消し、一時変換要求が発生する前のスキャン
ループに復帰する。
【００８４】このようにして、外部から与えられる信号
によりリロードレジスタのデータをダウンカウンタに転
送して、スキャン選択フラグレジスタにデータを書込め
る。またダウンカウンタのカウント値により、アナログ
電圧を一時的にスキャンするスキャンループを繰り返す
回数を選定できる。
によりリロードレジスタのデータをダウンカウンタに転
送して、スキャン選択フラグレジスタにデータを書込め
る。またダウンカウンタのカウント値により、アナログ
電圧を一時的にスキャンするスキャンループを繰り返す
回数を選定できる。
【００８５】図11は本発明に係るアナログ／デジタル変
換器の第７実施例の構成を示すブロック図である。デー
タバスDBにダウンカウンタ13が接続されており、ダウン
カウンタ13のカウント終了信号END はリロードレジスタ
21へ与えられる。リロードレジスタ21はデータバスDBと
接続され、データの書込み、読出しが可能になってい
る。
換器の第７実施例の構成を示すブロック図である。デー
タバスDBにダウンカウンタ13が接続されており、ダウン
カウンタ13のカウント終了信号END はリロードレジスタ
21へ与えられる。リロードレジスタ21はデータバスDBと
接続され、データの書込み、読出しが可能になってい
る。
【００８６】リロードレジスタ21は、そのデータをダウ
ンカウンタ13へ転送できるようにダウンカウンタ13と接
続されている。ダウンカウンタ13は一時変換要求フラグ
レジスタ11へカウント終了信号END を与えるようになっ
ている。一時変換要求フラグレジスタ11及びスキャン選
択フラグレジスタ９はデータバスDBと接続され、またA/
D 制御回路２と接続されている。それ以外の構成は図３
においてスキャン選択フラグレジスタ９、一時変換要求
フラグレジスタ11及びA/D 制御回路２を除いた他の構成
と同様となっており、同一構成部分には同符号を付して
いる。
ンカウンタ13へ転送できるようにダウンカウンタ13と接
続されている。ダウンカウンタ13は一時変換要求フラグ
レジスタ11へカウント終了信号END を与えるようになっ
ている。一時変換要求フラグレジスタ11及びスキャン選
択フラグレジスタ９はデータバスDBと接続され、またA/
D 制御回路２と接続されている。それ以外の構成は図３
においてスキャン選択フラグレジスタ９、一時変換要求
フラグレジスタ11及びA/D 制御回路２を除いた他の構成
と同様となっており、同一構成部分には同符号を付して
いる。
【００８７】次にこのアナログ／デジタル変換器の動作
を説明する。A/D 逐次近似レジスタ５及びD/A 変換器６
等によるA/D 変換動作は図１における場合と同様であ
る。スキャン選択フラグレジスタ９のデータに応じてA/
D 制御回路２から出力されるセレクト信号ＳSLにより所
要チャネルのアナログ電圧が選択され、スキャンループ
を形成してスキャン動作し、スキャンしたアナログ電圧
をデジタル値に変換する。
を説明する。A/D 逐次近似レジスタ５及びD/A 変換器６
等によるA/D 変換動作は図１における場合と同様であ
る。スキャン選択フラグレジスタ９のデータに応じてA/
D 制御回路２から出力されるセレクト信号ＳSLにより所
要チャネルのアナログ電圧が選択され、スキャンループ
を形成してスキャン動作し、スキャンしたアナログ電圧
をデジタル値に変換する。
【００８８】また、一時変換要求フラグレジスタ11に一
時変換要求によりデータを書込むと、一時変換要求によ
る選択されたアナログ電圧が、スキャンが一巡した次の
スキャンループでスキャンされ、一時変換すべきアナロ
グ電圧がデジタル値に変換される。そしてダウンカウン
タ13に設定した設定値だけスキャンが一巡するスキャン
ループの回数を繰返すと、ダウンカウンタ13のカウント
値が“０”となり、ダウンカウンタ13からカウント終了
信号END が一時変換要求フラグレジスタ11及びリロード
レジスタ21へ与えられて、一時変換要求フラグレジスタ
11のデータがクリアされ、一時変換要求に応じたアナロ
グ電圧をスキャンしなくなり、一時変換要求前のスキャ
ンループに復帰し、同時にリロードレジスタ21のデータ
がダウンカウンタ13へ転送される。
時変換要求によりデータを書込むと、一時変換要求によ
る選択されたアナログ電圧が、スキャンが一巡した次の
スキャンループでスキャンされ、一時変換すべきアナロ
グ電圧がデジタル値に変換される。そしてダウンカウン
タ13に設定した設定値だけスキャンが一巡するスキャン
ループの回数を繰返すと、ダウンカウンタ13のカウント
値が“０”となり、ダウンカウンタ13からカウント終了
信号END が一時変換要求フラグレジスタ11及びリロード
レジスタ21へ与えられて、一時変換要求フラグレジスタ
11のデータがクリアされ、一時変換要求に応じたアナロ
グ電圧をスキャンしなくなり、一時変換要求前のスキャ
ンループに復帰し、同時にリロードレジスタ21のデータ
がダウンカウンタ13へ転送される。
【００８９】そして、その後に再び一時変換要求が発生
した場合は、ダウンカウンタ13に転送された設定値だ
け、一時変換すべきアナログ電圧をスキャンしたスキャ
ンループを繰り返すことになる。これにより、一時変換
要求が生じた場合は、リロードレジスタ21のデータに応
じた回数だけ一時変換するアナログ電圧をスキャンする
ことができる。また、リロードレジスタ21からダウンカ
ウンタ13へデータが転送されるので、CPU によるダウン
カウンタ13へのデータの書込み処理が不要であり、CPU
の負荷を軽減できる。
した場合は、ダウンカウンタ13に転送された設定値だ
け、一時変換すべきアナログ電圧をスキャンしたスキャ
ンループを繰り返すことになる。これにより、一時変換
要求が生じた場合は、リロードレジスタ21のデータに応
じた回数だけ一時変換するアナログ電圧をスキャンする
ことができる。また、リロードレジスタ21からダウンカ
ウンタ13へデータが転送されるので、CPU によるダウン
カウンタ13へのデータの書込み処理が不要であり、CPU
の負荷を軽減できる。
【００９０】
【発明の効果】以上詳述したように、第１発明によれ
ば、複数チャネルのアナログ電圧を適宜にスキャンして
デジタル値に変換でき、そのスキャンが一巡するスキャ
ンループの回数を選定できるアナログ／デジタル変換器
を提供できる。
ば、複数チャネルのアナログ電圧を適宜にスキャンして
デジタル値に変換でき、そのスキャンが一巡するスキャ
ンループの回数を選定できるアナログ／デジタル変換器
を提供できる。
【００９１】第２発明によれば、スキャンが連続してい
る途中で所要のアナログ電圧を一時的にスキャンしてデ
ジタル値に変換できるアナログ／デジタル変換器を提供
できる。第３発明によれば、一時的にスキャンするアナ
ログ電圧のスキャン回数を選定できるアナログ／デジタ
ル変換器を提供できる。
る途中で所要のアナログ電圧を一時的にスキャンしてデ
ジタル値に変換できるアナログ／デジタル変換器を提供
できる。第３発明によれば、一時的にスキャンするアナ
ログ電圧のスキャン回数を選定できるアナログ／デジタ
ル変換器を提供できる。
【００９２】第４発明によれば、一時的にスキャンする
アナログ電圧のスキャン回数を異なるチャネルのアナロ
グ電圧ごとに選定できるアナログ／デジタル変換器を提
供できる。第５発明によれば、外部からの信号により、
アナログ電圧を一時的にスキャンさせ得るアナログ／デ
ジタル変換器を提供できる。
アナログ電圧のスキャン回数を異なるチャネルのアナロ
グ電圧ごとに選定できるアナログ／デジタル変換器を提
供できる。第５発明によれば、外部からの信号により、
アナログ電圧を一時的にスキャンさせ得るアナログ／デ
ジタル変換器を提供できる。
【００９３】第６発明によれば、外部からの信号により
カウンタに所定値を設定できて、アナログ電圧を一時的
にスキャンする回数を選定できるアナログ／デジタル変
換器を提供できる。第７発明によれば、アナログ電圧を
一時的にスキャンする回数を、CPU の制御によらずにカ
ウンタに設定できるアナログ／デジタル変換器を提供で
きる、等の優れた効果を奏する。
カウンタに所定値を設定できて、アナログ電圧を一時的
にスキャンする回数を選定できるアナログ／デジタル変
換器を提供できる。第７発明によれば、アナログ電圧を
一時的にスキャンする回数を、CPU の制御によらずにカ
ウンタに設定できるアナログ／デジタル変換器を提供で
きる、等の優れた効果を奏する。
【図１】本発明に係るアナログ／デジタル変換器の第１
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図２】スキャン選択フラグレジスタの書込み内容及び
スキャンループの内容の説明図である。
スキャンループの内容の説明図である。
【図３】本発明に係るアナログ／デジタル変換器の第２
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図４】スキャン選択フラグレジスタ、一時変換要求フ
ラグレジスタの書込み内容及びスキャンループの内容の
説明図である。
ラグレジスタの書込み内容及びスキャンループの内容の
説明図である。
【図５】本発明に係るアナログ／デジタル変換器の第３
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図６】スキャン選択フラグレジスタ、一時変換要求フ
ラグレジスタの書込み内容及びスキャンループの内容の
説明図である。
ラグレジスタの書込み内容及びスキャンループの内容の
説明図である。
【図７】本発明に係るアナログ／デジタル変換器の第４
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図８】スキャン選択フラグレジスタ、ダウンカウンタ
の書込み内容及びスキャンループの内容の説明図であ
る。
の書込み内容及びスキャンループの内容の説明図であ
る。
【図９】本発明に係るアナログ／デジタル変換器の第５
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図１０】本発明に係るアナログ／デジタル変換器の第
６実施例の構成を示すブロック図である。
６実施例の構成を示すブロック図である。
【図１１】本発明に係るアナログ／デジタル変換器の第
７実施例の構成を示すブロック図である。
７実施例の構成を示すブロック図である。
【図１２】従来のアナログ／デジタル変換器の構成を示
すブロック図である。
すブロック図である。
【図１３】A/D 制御レジスタの書込み内容及びスキャン
順序の説明図である。
順序の説明図である。
【図１４】従来のアナログ／デジタル変換器の他の構成
を示すブロック図である。
を示すブロック図である。
２ A/D 制御回路 ８ セレクタ ９ スキャン選択フラグレジスタ 11 一時変換要求フラグレジスタ 13 ダウンカウンタ 15,17 セレクタ 21 リロードレジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年２月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】ここで、グループ選択ビットｂ0 ，ｂ1 ，
ｂ2 を含むA/D 制御レジスタ１に例えば“０”，
“０”，“０”（又は“１”）が書込まれると、A/D 制
御回路２によりその選択ビットのデータを読出し、スキ
ャン対象チャネルが同一チャネルに固定されたものとな
り、例えばアナログ入力端子AN0 を選択するセレクタ信
号ＳSLをセレクタ８へ与える。それによりセレクタ８は
アナログ入力端子AN0 を選択すべく動作して、選択した
アナログ入力端子AN 0 のアナログ電圧が比較器７へ入力
される。
ｂ2 を含むA/D 制御レジスタ１に例えば“０”，
“０”，“０”（又は“１”）が書込まれると、A/D 制
御回路２によりその選択ビットのデータを読出し、スキ
ャン対象チャネルが同一チャネルに固定されたものとな
り、例えばアナログ入力端子AN0 を選択するセレクタ信
号ＳSLをセレクタ８へ与える。それによりセレクタ８は
アナログ入力端子AN0 を選択すべく動作して、選択した
アナログ入力端子AN 0 のアナログ電圧が比較器７へ入力
される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】そこで比較器７はアナログ入力端子AN 0 の
アナログ電圧と、アナログ電圧ＶANとを大小比較し、そ
の比較結果をA/D 制御回路２へ入力し、その比較結果信
号ＳCPをA/D 逐次近似レジスタ５へ入力してA/D 逐次近
似レジスタ５に記憶する。このA/D 逐次近似レジスタ５
の記憶データがD/A 変換器６へ入力されて、D/A 変換器
６は、その記憶データによる電圧と基準電圧Ｖref とを
大小比較してD/A 変換したアナログ電圧ＶANを比較器７
へ入力し、比較器７はそのアナログ電圧ＶANとアナログ
入力端子AN 0 のアナログ電圧とを比較し、その比較結果
をA/D 制御回路２へ入力し、A/D 制御回路２から比較結
果信号ＳCPが再びA/D 逐次近似レジスタ５へ入力されて
A/D 逐次近似レジスタ５に記憶する。
アナログ電圧と、アナログ電圧ＶANとを大小比較し、そ
の比較結果をA/D 制御回路２へ入力し、その比較結果信
号ＳCPをA/D 逐次近似レジスタ５へ入力してA/D 逐次近
似レジスタ５に記憶する。このA/D 逐次近似レジスタ５
の記憶データがD/A 変換器６へ入力されて、D/A 変換器
６は、その記憶データによる電圧と基準電圧Ｖref とを
大小比較してD/A 変換したアナログ電圧ＶANを比較器７
へ入力し、比較器７はそのアナログ電圧ＶANとアナログ
入力端子AN 0 のアナログ電圧とを比較し、その比較結果
をA/D 制御回路２へ入力し、A/D 制御回路２から比較結
果信号ＳCPが再びA/D 逐次近似レジスタ５へ入力されて
A/D 逐次近似レジスタ５に記憶する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】このような動作を繰り返しアナログ入力端
子AN 0 のアナログ電圧を所定ビットのデジタル値に変換
する。そして所定ビットに変換し終えるとA/D 逐次近似
レジスタ５の記憶データがA/D スキャンデータレジスタ
３へ入力されて、A/D スキャンデータレジスタ３に記憶
する。また所定ビットに変換し終えるとA/D 制御回路２
は割込み信号ＳA を出力するとともに、セレクト信号Ｓ
SLが消滅して、セレクタ８はアナログ入力端子AN0 を選
択しない状態になる。
子AN 0 のアナログ電圧を所定ビットのデジタル値に変換
する。そして所定ビットに変換し終えるとA/D 逐次近似
レジスタ５の記憶データがA/D スキャンデータレジスタ
３へ入力されて、A/D スキャンデータレジスタ３に記憶
する。また所定ビットに変換し終えるとA/D 制御回路２
は割込み信号ＳA を出力するとともに、セレクト信号Ｓ
SLが消滅して、セレクタ８はアナログ入力端子AN0 を選
択しない状態になる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】その後、A/D 制御回路２から再びセレクト
信号ＳSLがセレクタ８に与えられると、セレクタ８はア
ナログ入力端子AN0 を選択し、選択したアナログ電圧を
前記同様に所定ビットのデジタル値に変換し、A/D スキ
ャンデータレジスタ３に記憶する。このようにグループ
選択ビットｂ0 ，ｂ1 ，ｂ2 を含むA/D 制御レジスタに
“０”，“０”，“０” (又は“１”) が書込まれてい
る場合はアナログ入力端子AN0 を繰り返しスキャンし
て、スキャンしたアナログ電圧を所定ビットのデジタル
値に変換する。
信号ＳSLがセレクタ８に与えられると、セレクタ８はア
ナログ入力端子AN0 を選択し、選択したアナログ電圧を
前記同様に所定ビットのデジタル値に変換し、A/D スキ
ャンデータレジスタ３に記憶する。このようにグループ
選択ビットｂ0 ，ｂ1 ，ｂ2 を含むA/D 制御レジスタに
“０”，“０”，“０” (又は“１”) が書込まれてい
る場合はアナログ入力端子AN0 を繰り返しスキャンし
て、スキャンしたアナログ電圧を所定ビットのデジタル
値に変換する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】ところでグループ選択ビットｂ0 ，ｂ1 ，
ｂ2 を含むA/D 制御レジスタに例えば“０”, “１”,
“０”が書込まれるとループＬ2 が選択されて、そのス
キャングループGaが選択され、スキャン順序がアナログ
入力端子AN0 ，AN1 ，AN2 の順になる。それにより、前
述したようにして、先ずアナログ入力端子AN0 が選択さ
れて、所定ビットのデジタル値に変換され、A/D スキャ
ンデータレジスタ３に記憶する。
ｂ2 を含むA/D 制御レジスタに例えば“０”, “１”,
“０”が書込まれるとループＬ2 が選択されて、そのス
キャングループGaが選択され、スキャン順序がアナログ
入力端子AN0 ，AN1 ，AN2 の順になる。それにより、前
述したようにして、先ずアナログ入力端子AN0 が選択さ
れて、所定ビットのデジタル値に変換され、A/D スキャ
ンデータレジスタ３に記憶する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】次にセレクト信号ＳSLが変わってセレクタ
８はアナログ入力端子AN1 を選択し、このアナログ入力
端子AN 1 のアナログ電圧を所定ビットのデジタル値に変
換してA/D スキャンデータレジスタ３に記憶する。再
び、セレクト信号ＳSLが変わってセレクタ８はアナログ
入力端子AN2 を選択し、このアナログ入力端子AN 2 のア
ナログ電圧を所定ビットのデジタル値に変換してA/D ス
キャンデータレジスタ３に記憶する。そして、夫々のス
キャン終了時点で割込み信号ＳA を出力する。
８はアナログ入力端子AN1 を選択し、このアナログ入力
端子AN 1 のアナログ電圧を所定ビットのデジタル値に変
換してA/D スキャンデータレジスタ３に記憶する。再
び、セレクト信号ＳSLが変わってセレクタ８はアナログ
入力端子AN2 を選択し、このアナログ入力端子AN 2 のア
ナログ電圧を所定ビットのデジタル値に変換してA/D ス
キャンデータレジスタ３に記憶する。そして、夫々のス
キャン終了時点で割込み信号ＳA を出力する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】そして図13に示すように、グループ選択ビ
ットｂ0 ，ｂ1 ，ｂ2 を含むA/D 制御レジスタが
“１”, “０”, “０”の場合は、アナログ入力端子AN
0 ，AN1 のスキャン順序に、“１”，“０”，“１”の
場合は、アナログ入力端子AN4 ，AN5 のスキャン順序
に、“０”，“１”，“０”の場合は、アナログ入力端
子AN0，AN1 ，AN2 のスキャン順序に、“０”, “１”,
“１”の場合は、アナログ入力端子AN4 ，AN5 ，AN6
のスキャン順序に、“１”，“１”，“０”の場合は、
アナログ入力端子AN0 ，AN1 ，AN2 ，AN3 のスキャン順
序に、“１”，“１”，“１”の場合は、アナログ入力
端子AN4 ，AN5 ，AN6 ，AN7 のスキャン順序になる。即
ち、グループ選択ビットｂ0 ，ｂ1 ，ｂ2 を含むA/D 制
御レジスタの値により、アナログ電圧のスキャン順序を
７種類選定できる。
ットｂ0 ，ｂ1 ，ｂ2 を含むA/D 制御レジスタが
“１”, “０”, “０”の場合は、アナログ入力端子AN
0 ，AN1 のスキャン順序に、“１”，“０”，“１”の
場合は、アナログ入力端子AN4 ，AN5 のスキャン順序
に、“０”，“１”，“０”の場合は、アナログ入力端
子AN0，AN1 ，AN2 のスキャン順序に、“０”, “１”,
“１”の場合は、アナログ入力端子AN4 ，AN5 ，AN6
のスキャン順序に、“１”，“１”，“０”の場合は、
アナログ入力端子AN0 ，AN1 ，AN2 ，AN3 のスキャン順
序に、“１”，“１”，“１”の場合は、アナログ入力
端子AN4 ，AN5 ，AN6 ，AN7 のスキャン順序になる。即
ち、グループ選択ビットｂ0 ，ｂ1 ，ｂ2 を含むA/D 制
御レジスタの値により、アナログ電圧のスキャン順序を
７種類選定できる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るアナログ／デジタル変換器
の第１実施例の構成を示すブロック図である。データバ
スDBと接続されているA/D 制御レジスタ１はA/D 制御回
路２と接続されている。データバスDBと接続されてお
り、後述するアナログ入力端子AN0 〜AN7 と対応させた
ビットｂ0 ，ｂ1 ，ｂ2 ，ｂ3 ，ｂ4 ，ｂ5 ，ｂ6，ｂ
7 のスキャン選択フラグレジスタ９はA/D 制御回路２と
接続されている。
述する。図１は本発明に係るアナログ／デジタル変換器
の第１実施例の構成を示すブロック図である。データバ
スDBと接続されているA/D 制御レジスタ１はA/D 制御回
路２と接続されている。データバスDBと接続されてお
り、後述するアナログ入力端子AN0 〜AN7 と対応させた
ビットｂ0 ，ｂ1 ，ｂ2 ，ｂ3 ，ｂ4 ，ｂ5 ，ｂ6，ｂ
7 のスキャン選択フラグレジスタ９はA/D 制御回路２と
接続されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】データバスDBにはダウンカウンタ13が接続
されており、ダウンカウンタ13に対し設定値の書込み、
読出しが可能になっている。ダウンカウンタ13のカウン
ト終了信号END はA/D 制御回路２へ与えられる。A/D 制
御回路２から出力されるスキャン開始信号ＳSSはダウン
カウンタ13のイネーブル端子ENへ与えられる。A/D 制御
回路２から出力されるA/D 割込み信号ＳA はダウンカウ
ンタ13のパルス入力端子CP及び図示していない制御回路
へ与えられる。アナログ／デジタル変換すべきアナログ
入力端子AN0 〜AN 7 のアナログ電圧はそれらを各別に選
択するセレクタ８を介して比較器７の一側入力端子へ入
力される。
されており、ダウンカウンタ13に対し設定値の書込み、
読出しが可能になっている。ダウンカウンタ13のカウン
ト終了信号END はA/D 制御回路２へ与えられる。A/D 制
御回路２から出力されるスキャン開始信号ＳSSはダウン
カウンタ13のイネーブル端子ENへ与えられる。A/D 制御
回路２から出力されるA/D 割込み信号ＳA はダウンカウ
ンタ13のパルス入力端子CP及び図示していない制御回路
へ与えられる。アナログ／デジタル変換すべきアナログ
入力端子AN0 〜AN 7 のアナログ電圧はそれらを各別に選
択するセレクタ８を介して比較器７の一側入力端子へ入
力される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】このような動作を繰り返してセレクタ８が
選択したアナログ電圧を所定ビットのデジタル値に変換
する。ここで、アナログ入力端子AN0 〜AN7 のチャネル
に対応して設けている図２(a) に示すビットｂ0 〜ｂ7
のスキャン選択フラグレジスタ９が非選択の場合には図
２(b) に示すようにビットｂ0 〜ｂ7 が全て“０”にな
る。次に図示しないCPU により図２(c) に示すようにビ
ットｂ0 ，ｂ1 ，ｂ2のスキャン選択フラグレジスタ９
に“１”を、ビットｂ3 〜ｂ7 のスキャン選択フラグレ
ジスタ９に“０”を書込み、またダウンカウンタ13に例
えば“２”を設定値として書込んでいる場合には、A/D
制御回路２から出力されるセレクト信号ＳSLによりセレ
クタ８は図２(c) に示すようにアナログ入力端子AN0 ，
AN1 ，AN2 をその順序で選択し、AN0 →AN1 →AN2 のス
キャンループが形成される。そしてスキャンして選択し
たアナログ電圧が前述したようにして所定ビットのデジ
タル値に変換される。
選択したアナログ電圧を所定ビットのデジタル値に変換
する。ここで、アナログ入力端子AN0 〜AN7 のチャネル
に対応して設けている図２(a) に示すビットｂ0 〜ｂ7
のスキャン選択フラグレジスタ９が非選択の場合には図
２(b) に示すようにビットｂ0 〜ｂ7 が全て“０”にな
る。次に図示しないCPU により図２(c) に示すようにビ
ットｂ0 ，ｂ1 ，ｂ2のスキャン選択フラグレジスタ９
に“１”を、ビットｂ3 〜ｂ7 のスキャン選択フラグレ
ジスタ９に“０”を書込み、またダウンカウンタ13に例
えば“２”を設定値として書込んでいる場合には、A/D
制御回路２から出力されるセレクト信号ＳSLによりセレ
クタ８は図２(c) に示すようにアナログ入力端子AN0 ，
AN1 ，AN2 をその順序で選択し、AN0 →AN1 →AN2 のス
キャンループが形成される。そしてスキャンして選択し
たアナログ電圧が前述したようにして所定ビットのデジ
タル値に変換される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】その後、CPU により図２(d) に示す如くビ
ットｂ0 ，ｂ1 ，ｂ2 ，ｂ4 のスキャン選択フラグレジ
スタ９に“１”を書込み、ビットｂ3 ，ｂ5 ，ｂ6 ，ｂ
7 のスキャン選択フラグレジスタ９に“０”を書込む
と、アナログ入力端子AN0 , AN1 , AN2 , AN4 をその順
序で選択し、AN0 →AN1 →AN2 →AN4 のスキャンループ
が形成される。そしてスキャンループが２回一巡すると
前述したと同様にA/D 変換動作が停止する。
ットｂ0 ，ｂ1 ，ｂ2 ，ｂ4 のスキャン選択フラグレジ
スタ９に“１”を書込み、ビットｂ3 ，ｂ5 ，ｂ6 ，ｂ
7 のスキャン選択フラグレジスタ９に“０”を書込む
と、アナログ入力端子AN0 , AN1 , AN2 , AN4 をその順
序で選択し、AN0 →AN1 →AN2 →AN4 のスキャンループ
が形成される。そしてスキャンループが２回一巡すると
前述したと同様にA/D 変換動作が停止する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】更に、その後、CPU により図２(e) に示す
如くビットｂ0 〜ｂ7 のスキャン選択フラグレジスタ９
に“１”を書き込むと、アナログ入力端子AN0 〜AN7 を
その順序で選択し、AN0 →AN1 →AN2 →AN3 →AN4 →AN
5 →AN6 →AN7 のスキャンループが形成される。そして
スキャンループが２回一巡するとA/D 変換動作が停止す
る。
如くビットｂ0 〜ｂ7 のスキャン選択フラグレジスタ９
に“１”を書き込むと、アナログ入力端子AN0 〜AN7 を
その順序で選択し、AN0 →AN1 →AN2 →AN3 →AN4 →AN
5 →AN6 →AN7 のスキャンループが形成される。そして
スキャンループが２回一巡するとA/D 変換動作が停止す
る。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】図３は本発明に係るアナログ／デジタル変
換器の第２実施例の構成を示すブロック図である。デー
タバスDBと接続されており、ビットｂ0 〜ｂ7 のスキャ
ン選択フラグレジスタ９は、ビットｂ0 〜ｂ7 の一時変
換要求フラグレジスタ11と接続されている。一時変換要
求フラグレジスタ11はA/D 制御回路２と接続されてい
る。ビットｂ0 〜ｂ7 の一時変換要求フラグレジスタ11
は、複数チャネルのアナログ入力端子AN0 〜AN7 と対応
して設けている。
換器の第２実施例の構成を示すブロック図である。デー
タバスDBと接続されており、ビットｂ0 〜ｂ7 のスキャ
ン選択フラグレジスタ９は、ビットｂ0 〜ｂ7 の一時変
換要求フラグレジスタ11と接続されている。一時変換要
求フラグレジスタ11はA/D 制御回路２と接続されてい
る。ビットｂ0 〜ｂ7 の一時変換要求フラグレジスタ11
は、複数チャネルのアナログ入力端子AN0 〜AN7 と対応
して設けている。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】ここで図示しないCPU により、複数チャネ
ルのアナログ入力端子AN0 〜AN7 に対応して設けている
図４(a) に示すビットｂ0 , ｂ1 , ｂ2 のスキャン選択
フラグレジスタ９に図４(b) に示すように“１”を書込
み、ビットｂ3 , ｂ4 , ｂ5, ｂ6 , ｂ7 のスキャン選
択フラグレジスタ９に“０”を書込んだ場合は、A/D制
御回路２からビットｂ0 , ｂ1 , ｂ2 のデータに応じた
セレクト信号ＳSLがセレクタ８へ与えられて、セレクタ
８は図４(a) に示すようにビットｂ0 , ｂ1 ,ｂ2 に対
応するアナログ入力端子AN0 , AN1 , AN2 をその順序で
選択し、図４(b) に示すようにAN0 →AN1 →AN2 のスキ
ャンループが形成される。
ルのアナログ入力端子AN0 〜AN7 に対応して設けている
図４(a) に示すビットｂ0 , ｂ1 , ｂ2 のスキャン選択
フラグレジスタ９に図４(b) に示すように“１”を書込
み、ビットｂ3 , ｂ4 , ｂ5, ｂ6 , ｂ7 のスキャン選
択フラグレジスタ９に“０”を書込んだ場合は、A/D制
御回路２からビットｂ0 , ｂ1 , ｂ2 のデータに応じた
セレクト信号ＳSLがセレクタ８へ与えられて、セレクタ
８は図４(a) に示すようにビットｂ0 , ｂ1 ,ｂ2 に対
応するアナログ入力端子AN0 , AN1 , AN2 をその順序で
選択し、図４(b) に示すようにAN0 →AN1 →AN2 のスキ
ャンループが形成される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】ところで、このようなスキャン動作を行っ
ているときにCPU により図４(c) に示すように、ビット
ｂ5 の一時変換要求フラグレジスタ11に“１”を書込む
と、A/D 制御回路２からのセレクト信号ＳSLが次のスキ
ャンループで変更されて、AN5 →AN0 →AN1 →AN2 の順
序でアナログ電圧がスキャンされ、いままでのAN0 →AN
1 →AN2 のスキャンループにAN5 が一時的に選択され
て、アナログ入力端子AN 5 のアナログ電圧が所定ビット
のデジタル値に変換される。
ているときにCPU により図４(c) に示すように、ビット
ｂ5 の一時変換要求フラグレジスタ11に“１”を書込む
と、A/D 制御回路２からのセレクト信号ＳSLが次のスキ
ャンループで変更されて、AN5 →AN0 →AN1 →AN2 の順
序でアナログ電圧がスキャンされ、いままでのAN0 →AN
1 →AN2 のスキャンループにAN5 が一時的に選択され
て、アナログ入力端子AN 5 のアナログ電圧が所定ビット
のデジタル値に変換される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】ここで、図６(b) に示すようにビット
ｂ0 , ｂ1 , ｂ2 のスキャン選択フラグレジスタ９に
“１”を書込み、ビットｂ3 〜ｂ7 のスキャン選択フラ
グレジスタ９に“０”を書込む。またダウンカウンタ13
にｘの設定値（ｘは１以上の自然数）を書込む。そして
書込んだスキャン選択フラグレジスタ９のデータがA/D
制御回路２へ入力されて、A/D 制御回路２から出力され
るセレクト信号ＳSLによりアナログ入力端子AN0 , A
N1 , AN2 が選択されてスキャンループが形成され、ス
キャンされたアナログ入力端子AN0 , AN1 , AN2 が順次
デジタル値に変換され、そのスキャンループによるスキ
ャンを繰返す。
ｂ0 , ｂ1 , ｂ2 のスキャン選択フラグレジスタ９に
“１”を書込み、ビットｂ3 〜ｂ7 のスキャン選択フラ
グレジスタ９に“０”を書込む。またダウンカウンタ13
にｘの設定値（ｘは１以上の自然数）を書込む。そして
書込んだスキャン選択フラグレジスタ９のデータがA/D
制御回路２へ入力されて、A/D 制御回路２から出力され
るセレクト信号ＳSLによりアナログ入力端子AN0 , A
N1 , AN2 が選択されてスキャンループが形成され、ス
キャンされたアナログ入力端子AN0 , AN1 , AN2 が順次
デジタル値に変換され、そのスキャンループによるスキ
ャンを繰返す。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】そして、１つのスキャンループが一巡する
と、A/D 割込み信号ＳA が発生し、ダウンカウンタ13へ
入力される。このようなスキャンループによりスキャン
動作している途中で、図６(b) に示すように例えばビッ
ト５の一時変換要求フラグレジスタ11に図示しないCPU
から“１”を書込むと、書込み終了後に、一時変換要求
フラグレジスタ11からフラグセット終了信号ＳSEが出力
されダウンカウンタ13のイネーブル端子ENへ入力されダ
ウンカウンタ13はイネーブル状態になる。そして前述し
たようにビットｂ5 の一時変換要求フラグレジスタ11に
“１”が書込まれたことにより、図６(c) に示すように
AN5 →AN0 →AN1 →AN2 のスキャンループが形成され、
アナログ入力端子AN5 , AN0 , AN1 , AN2 が選択され
て、夫々がデジタル値に変換される。
と、A/D 割込み信号ＳA が発生し、ダウンカウンタ13へ
入力される。このようなスキャンループによりスキャン
動作している途中で、図６(b) に示すように例えばビッ
ト５の一時変換要求フラグレジスタ11に図示しないCPU
から“１”を書込むと、書込み終了後に、一時変換要求
フラグレジスタ11からフラグセット終了信号ＳSEが出力
されダウンカウンタ13のイネーブル端子ENへ入力されダ
ウンカウンタ13はイネーブル状態になる。そして前述し
たようにビットｂ5 の一時変換要求フラグレジスタ11に
“１”が書込まれたことにより、図６(c) に示すように
AN5 →AN0 →AN1 →AN2 のスキャンループが形成され、
アナログ入力端子AN5 , AN0 , AN1 , AN2 が選択され
て、夫々がデジタル値に変換される。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】図７は本発明に係るアナログ／デジタル変
換器の第４実施例の構成を示すブロック図である。デー
タバスDBに、複数チャネルのアナログ入力端子AN0 〜AN
7 の夫々に対応させて設けた16AN0 〜16AN7 のダウンカ
ウンタ16が接続されており、ダウンカウンタ16はA/D 制
御回路２と接続されている。A/D 制御回路２から出力さ
れるA/D 割込み信号ＳA は、アナログ入力端子AN0 〜AN
7 に対応しているダウンカウンタ16に対応して設けてい
るセレクタ17を介してダウンカウンタ16へ入力される。
換器の第４実施例の構成を示すブロック図である。デー
タバスDBに、複数チャネルのアナログ入力端子AN0 〜AN
7 の夫々に対応させて設けた16AN0 〜16AN7 のダウンカ
ウンタ16が接続されており、ダウンカウンタ16はA/D 制
御回路２と接続されている。A/D 制御回路２から出力さ
れるA/D 割込み信号ＳA は、アナログ入力端子AN0 〜AN
7 に対応しているダウンカウンタ16に対応して設けてい
るセレクタ17を介してダウンカウンタ16へ入力される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】ダウンカウンタ16のカウント終了信号は、
アナログ入力端子AN0 〜AN7 に対応して設けているセレ
クタ15を介して、アナログ入力端子AN0 〜AN7 に対応し
て設けているスキャン選択フラグレジスタ９へ入力され
る。スキャン選択フラグレジスタ９はデータバスDB及び
A/D 制御回路２と接続されている。A/D 制御回路２から
出力されるセレクト信号ＳSL1 は、セレクタ17へ与えら
れ、ダウンカウンタ16から出力されるカウント終了信号
を択一的に選択するようになっている。
アナログ入力端子AN0 〜AN7 に対応して設けているセレ
クタ15を介して、アナログ入力端子AN0 〜AN7 に対応し
て設けているスキャン選択フラグレジスタ９へ入力され
る。スキャン選択フラグレジスタ９はデータバスDB及び
A/D 制御回路２と接続されている。A/D 制御回路２から
出力されるセレクト信号ＳSL1 は、セレクタ17へ与えら
れ、ダウンカウンタ16から出力されるカウント終了信号
を択一的に選択するようになっている。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】次にこのアナログ／デジタル変換器の動作
を、スキャン選択フラグレジスタ９、ダウンカウンタ16
の書込み内容及びスキャン内容を示す図８とともに説明
する。A/D 逐次近似レジスタ５及びD/A 変換器６等によ
るA/D 変換動作は図１における場合と同様である。
を、スキャン選択フラグレジスタ９、ダウンカウンタ16
の書込み内容及びスキャン内容を示す図８とともに説明
する。A/D 逐次近似レジスタ５及びD/A 変換器６等によ
るA/D 変換動作は図１における場合と同様である。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正内容】
【００６７】ここで、ビットｂ0 , ｂ1 , ｂ2 のスキャ
ン選択フラグレジスタ９に図８(b)に示すように“１”
を書込むと、スキャン選択フラグレジスタ９に書込んだ
データに応じてセレクタ８が選択動作し、アナログ入力
端子AN0 , AN1 , AN2 をスキャンするスキャンループが
形成される。このスキャン動作中に、一時変換要求が発
生して例えば図８(b) に示すようにアナログ入力端子AN
4 , AN6 に対応する16AN4 ，16AN6 のダウンカウンタ16
にｘ，ｙの設定値が書込まれると、その書込まれた情報
がA/D 制御回路２へ入力され、A/D 制御回路２からセレ
クト信号ＳSL2が出力されアナログ入力端子AN4 , AN6
に対応している16AN4 , 16AN6 （図示せず）のダウンカ
ウンタ16を選択してスキャン選択フラグレジスタｂ4 ，
ｂ6 に“１”を書込み、またそのダウンカウンタ16のカ
ウント終了信号がスキャン選択フラグレジスタ９へ入力
される状態となる。
ン選択フラグレジスタ９に図８(b)に示すように“１”
を書込むと、スキャン選択フラグレジスタ９に書込んだ
データに応じてセレクタ８が選択動作し、アナログ入力
端子AN0 , AN1 , AN2 をスキャンするスキャンループが
形成される。このスキャン動作中に、一時変換要求が発
生して例えば図８(b) に示すようにアナログ入力端子AN
4 , AN6 に対応する16AN4 ，16AN6 のダウンカウンタ16
にｘ，ｙの設定値が書込まれると、その書込まれた情報
がA/D 制御回路２へ入力され、A/D 制御回路２からセレ
クト信号ＳSL2が出力されアナログ入力端子AN4 , AN6
に対応している16AN4 , 16AN6 （図示せず）のダウンカ
ウンタ16を選択してスキャン選択フラグレジスタｂ4 ，
ｂ6 に“１”を書込み、またそのダウンカウンタ16のカ
ウント終了信号がスキャン選択フラグレジスタ９へ入力
される状態となる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正内容】
【００６８】そして、セレクタ15の動作と同時にセレク
タ17も同様に動作してA/D 割込み信号ＳA が、アナログ
入力端子AN4 , AN6 に対応している16AN4 , 16AN6 のダ
ウンカウンタ16へ与え得るようになる。これにより次の
スキャンループから、図８(c) に示すようにセレクタ８
によりアナログ入力端子AN4 , AN6 , AN0 , AN1 , AN2
をスキャンして、AN4 →AN6 →AN0 →AN1 →AN2 のスキ
ャンループが形成されて、スキャンしたアナログ電圧が
デジタル値に変換される。スキャンループが一巡する都
度発生するA/D 割込み信号ＳA によりアナログ入力端子
AN4 ，AN6 に対応している16AN4 , 16AN6 のダウンカウ
ンタ16の設定値をカウントダウンしていく。
タ17も同様に動作してA/D 割込み信号ＳA が、アナログ
入力端子AN4 , AN6 に対応している16AN4 , 16AN6 のダ
ウンカウンタ16へ与え得るようになる。これにより次の
スキャンループから、図８(c) に示すようにセレクタ８
によりアナログ入力端子AN4 , AN6 , AN0 , AN1 , AN2
をスキャンして、AN4 →AN6 →AN0 →AN1 →AN2 のスキ
ャンループが形成されて、スキャンしたアナログ電圧が
デジタル値に変換される。スキャンループが一巡する都
度発生するA/D 割込み信号ＳA によりアナログ入力端子
AN4 ，AN6 に対応している16AN4 , 16AN6 のダウンカウ
ンタ16の設定値をカウントダウンしていく。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】ここで設定値ｘ＜ｙであった場合は、ｘ回
のスキャンループを一巡したときに図８(d) に示すよう
にアナログ入力端子AN4 に対応しているダウンカウンタ
16のカウント値が“０”になると出力するカウント終了
信号によりビットｂ4 のスキャン選択フラグレジスタ９
に“０”が書込まれる。そうすると、アナログ入力端子
AN4 に対応しているセレクタ15,17 は非選択状態にな
り、スキャンループは図８(d) に示すようにAN6 →AN0
→AN1 →AN2 となり、そのスキャンループによるスキャ
ン動作を繰返す。
のスキャンループを一巡したときに図８(d) に示すよう
にアナログ入力端子AN4 に対応しているダウンカウンタ
16のカウント値が“０”になると出力するカウント終了
信号によりビットｂ4 のスキャン選択フラグレジスタ９
に“０”が書込まれる。そうすると、アナログ入力端子
AN4 に対応しているセレクタ15,17 は非選択状態にな
り、スキャンループは図８(d) に示すようにAN6 →AN0
→AN1 →AN2 となり、そのスキャンループによるスキャ
ン動作を繰返す。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正内容】
【００７０】その後、ｙ回のスキャンループが一巡する
と、図８(e) に示すようにアナログ入力端子AN6 に対応
している16AN6 のダウンカウンタ16のカウント値が
“０”になり、図８(f) に示すようにビットｂ6 のスキ
ャン選択フラグレジスタ９に“０”が書込まれる。これ
により一時変換要求による所要チャネルのアナログ電圧
の選択状態が解消し、一時変換要求によるアナログ電圧
のデジタル変換動作が終了する。
と、図８(e) に示すようにアナログ入力端子AN6 に対応
している16AN6 のダウンカウンタ16のカウント値が
“０”になり、図８(f) に示すようにビットｂ6 のスキ
ャン選択フラグレジスタ９に“０”が書込まれる。これ
により一時変換要求による所要チャネルのアナログ電圧
の選択状態が解消し、一時変換要求によるアナログ電圧
のデジタル変換動作が終了する。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正内容】
【００７１】そしてアナログ入力端子AN0 〜AN7 に対応
する16AN0 〜16AN7 のダウンカウンタ16のカウント値が
全て“０”になって、アナログ入力端子AN0 〜AN7 に対
応しているセレクタ17及びセレクタ15がいずれも非選択
状態になる。そして、その後はスキャン選択フラグレジ
スタ９に書込んだデータによる図８(e) に示すスキャン
ループAN0 →AN1 →AN2 に復帰し、そのスキャンループ
によるスキャン動作を繰返す。
する16AN0 〜16AN7 のダウンカウンタ16のカウント値が
全て“０”になって、アナログ入力端子AN0 〜AN7 に対
応しているセレクタ17及びセレクタ15がいずれも非選択
状態になる。そして、その後はスキャン選択フラグレジ
スタ９に書込んだデータによる図８(e) に示すスキャン
ループAN0 →AN1 →AN2 に復帰し、そのスキャンループ
によるスキャン動作を繰返す。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正内容】
【００７２】図９は本発明に係るアナログ／デジタル変
換器の第５実施例の構成を示すブロック図である。デー
タバスDBにアナログ入力端子AN0 〜AN7 夫々と対応して
いる11AN0 〜11AN7 の一時変換要求フラグレジスタ11が
接続されており、一時変換要求フラグレジスタ11はA/D
制御回路２と接続されている。一時変換要求フラグレジ
スタ11は、アナログ入力端子AN0 〜AN7 夫々に対応して
いるセレクタ20を介して、外部信号入力端子ＴINと接続
されている。A/D 制御回路２から出力されるセレクト信
号ＳSL3 はセレクタ20へ与えられる。それ以外の構成は
図５においてダウンカウンタ13を除いた他の構成と同様
となっており、同一構成部分には同符号を付している。
換器の第５実施例の構成を示すブロック図である。デー
タバスDBにアナログ入力端子AN0 〜AN7 夫々と対応して
いる11AN0 〜11AN7 の一時変換要求フラグレジスタ11が
接続されており、一時変換要求フラグレジスタ11はA/D
制御回路２と接続されている。一時変換要求フラグレジ
スタ11は、アナログ入力端子AN0 〜AN7 夫々に対応して
いるセレクタ20を介して、外部信号入力端子ＴINと接続
されている。A/D 制御回路２から出力されるセレクト信
号ＳSL3 はセレクタ20へ与えられる。それ以外の構成は
図５においてダウンカウンタ13を除いた他の構成と同様
となっており、同一構成部分には同符号を付している。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正内容】
【００７９】図10は本発明に係るアナログ／デジタル変
換器の第６実施例の構成を示すブロック図である。デー
タバスDBにリロードレジスタ21が接続されており、リロ
ードレジスタ21はスイッチ回路SWを介して外部信号入力
端子ＴINと接続されている。リロードレジスタ21のデー
タはアナログ入力端子AN0 〜AN7 と対応している16AN0
〜16AN7 のダウンカウンタ16に転送されるよう接続され
ている。A/D 制御回路２から出力されるA/D 割込み信号
ＳA はダウンカウンタ16へ与えられている。それ以外の
構成は図７における構成と同様となっており、同一構成
部分には同符号を付している。
換器の第６実施例の構成を示すブロック図である。デー
タバスDBにリロードレジスタ21が接続されており、リロ
ードレジスタ21はスイッチ回路SWを介して外部信号入力
端子ＴINと接続されている。リロードレジスタ21のデー
タはアナログ入力端子AN0 〜AN7 と対応している16AN0
〜16AN7 のダウンカウンタ16に転送されるよう接続され
ている。A/D 制御回路２から出力されるA/D 割込み信号
ＳA はダウンカウンタ16へ与えられている。それ以外の
構成は図７における構成と同様となっており、同一構成
部分には同符号を付している。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正内容】
【００８０】次にこのアナログ／デジタル変換器の動作
を説明する。A/D 逐次近似レジスタ５及びD/A 変換器６
等によるA/D 変換動作は図１における場合と同様であ
る。スキャン選択フラグレジスタ９に書込んだデータに
より所定のアナログ入力端子AN0 〜AN7 がスキャンさ
れ、それによりスキャンループを形成して前述した如く
スキャン動作し、スキャンしたアナログ電圧をデジタル
値に変換する。
を説明する。A/D 逐次近似レジスタ５及びD/A 変換器６
等によるA/D 変換動作は図１における場合と同様であ
る。スキャン選択フラグレジスタ９に書込んだデータに
より所定のアナログ入力端子AN0 〜AN7 がスキャンさ
れ、それによりスキャンループを形成して前述した如く
スキャン動作し、スキャンしたアナログ電圧をデジタル
値に変換する。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正内容】
【００８２】またセレクト信号ＳSL2 がセレクタ15に与
えられて、一時的にデジタル値に変換すべきアナログ電
圧と対応している所定のダウンカウンタ16と接続されて
いるセレクタ15が選択状態になる。そして外部信号入力
端子ＴINにトリガ信号が与えられると、それがリロード
レジスタ21へ与えられて、リロードレジスタ21のデータ
がアナログ入力端子AN0 〜AN7 に対応している16AN0 〜
16AN7 のダウンカウンタ16に転送され、選択状態にある
セレクタ15を介して所定ビットのスキャン選択フラグレ
ジスタ９に“１”が書込まれる。
えられて、一時的にデジタル値に変換すべきアナログ電
圧と対応している所定のダウンカウンタ16と接続されて
いるセレクタ15が選択状態になる。そして外部信号入力
端子ＴINにトリガ信号が与えられると、それがリロード
レジスタ21へ与えられて、リロードレジスタ21のデータ
がアナログ入力端子AN0 〜AN7 に対応している16AN0 〜
16AN7 のダウンカウンタ16に転送され、選択状態にある
セレクタ15を介して所定ビットのスキャン選択フラグレ
ジスタ９に“１”が書込まれる。
【手続補正３０】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
Claims (7)
- 【請求項１】 複数チャネルのアナログ電圧をスキャン
して、スキャンしたアナログ電圧をデジタル値に変換す
るアナログ／デジタル変換器において、前記複数チャネ
ルのチャネル単位に設けており、スキャンすべきアナロ
グ電圧を選択するためのレジスタと、選択したアナログ
電圧のスキャンが一巡するスキャンループの回数をカウ
ントするカウンタとを備え、スキャンループの繰返し回
数を選定すべく構成してあることを特徴とするアナログ
／デジタル変換器。 - 【請求項２】 複数チャネルのアナログ電圧をスキャン
して、スキャンしたアナログ電圧をデジタル値に変換す
るアナログ／デジタル変換器において、前記複数チャネ
ルのチャネル単位に設けており、スキャンすべきアナロ
グ電圧を選択するための第１レジスタと、前記チャネル
単位に設けており、一時的にスキャンするアナログ電圧
を選択するための第２レジスタとを備え、アナログ電圧
をスキャンしている途中に、スキャンしていないアナロ
グ電圧を一時的にスキャンすべく構成してあることを特
徴とするアナログ／デジタル変換器。 - 【請求項３】 複数チャネルのアナログ電圧をスキャン
して、スキャンしたアナログ電圧をデジタル値に変換す
るアナログ／デジタル変換器において、前記複数チャネ
ルのチャネル単位に設けており、スキャンすべきアナロ
グ電圧を選択するための第１レジスタと、前記チャネル
単位に設けており、一時的にスキャンするアナログ電圧
を選択するための第２レジスタと、第１レジスタ及び第
２レジスタにより選択されたアナログ電圧のスキャンが
一巡するスキャンループの繰返し回数をカウントするカ
ウンタとを備え、前記スキャンループの繰返し回数を選
定すべく構成してあることを特徴とするアナログ／デジ
タル変換器。 - 【請求項４】 複数チャネルのアナログ電圧をスキャン
して、スキャンしたアナログ電圧をデジタル値に変換す
るアナログ／デジタル変換器において、前記複数チャネ
ルのチャネル単位に設けており、スキャンすべきアナロ
グ電圧を選択するためのレジスタと、前記チャネル単位
に設けており、前記レジスタにカウント値を与えるカウ
ンタとを備え、レジスタにより選定されたアナログ電圧
をスキャンする回数を選定すべく構成してあることを特
徴とするアナログ／デジタル変換器。 - 【請求項５】 複数チャネルのアナログ電圧をスキャン
して、スキャンしたアナログ電圧をデジタル値に変換す
るアナログ／デジタル変換器において、前記複数チャネ
ルのチャネル単位に設けており、スキャンすべきアナロ
グ電圧を選択するための第１レジスタと、前記チャネル
単位に設けており、一時的にスキャンするアナログ電圧
を選択するための第２レジスタと、該第２レジスタに接
続された信号入力端子とを備え、該信号入力端子へ信号
を入力することにより、第２レジスタのデータを変更し
て、第１レジスタにより選択されたアナログ電圧をスキ
ャンしている途中に、第２レジスタにより選択されたア
ナログ電圧を１回スキャンすべく構成してあることを特
徴とするアナログ／デジタル変換器。 - 【請求項６】 複数チャネルのアナログ電圧をスキャン
して、スキャンしたアナログ電圧をデジタル値に変換す
るアナログ／デジタル変換器において、前記複数チャネ
ルのチャネル単位に設けており、スキャンすべきアナロ
グ電圧を選択するためのレジスタと、前記チャネル単位
に設けており、前記レジスタにカウント値を与えるカウ
ンタと、外部から信号を入力すべき信号入力端子と、該
信号入力端子と接続されており、信号が入力されると前
記カウンタへデータを転送するリロードレジスタとを備
え、前記信号入力端子に信号を入力することにより、レ
ジスタにより選択されたアナログ電圧のスキャンが一巡
するスキャンループの回数を選定すべく構成してあるこ
とを特徴とするアナログ／デジタル変換器。 - 【請求項７】 複数チャネルのアナログ電圧をスキャン
して、スキャンしたアナログ電圧をデジタル値に変換す
るアナログ／デジタル変換器において、前記複数チャネ
ルのチャネル単位に設けており、スキャンすべきアナロ
グ電圧を選択するための第１レジスタと、前記チャネル
単位に設けており、一時的にスキャンするアナログ電圧
を選択するための第２レジスタと、第２レジスタにカウ
ント値を与えるカウンタと、該カウンタに所定値を転送
するリロードレジスタとを備え、前記カウンタにより、
第２レジスタにより選択されたアナログ電圧のスキャン
が一巡するスキャンループの回数を選定し、選定したス
キャンループの回数に達したときに、リロードレジスタ
によりカウンタに所定値を設定すべく構成してあること
を特徴とするアナログ／デジタル変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274393A JPH07131349A (ja) | 1993-11-02 | 1993-11-02 | アナログ／デジタル変換器 |
| US08/324,632 US5619201A (en) | 1993-11-02 | 1994-10-18 | Analog/digital converter |
| DE4438656A DE4438656C2 (de) | 1993-11-02 | 1994-10-28 | Analog-Digital-Wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274393A JPH07131349A (ja) | 1993-11-02 | 1993-11-02 | アナログ／デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131349A true JPH07131349A (ja) | 1995-05-19 |
Family
ID=17541046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5274393A Withdrawn JPH07131349A (ja) | 1993-11-02 | 1993-11-02 | アナログ／デジタル変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5619201A (ja) |
| JP (1) | JPH07131349A (ja) |
| DE (1) | DE4438656C2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008278309A (ja) * | 2007-05-01 | 2008-11-13 | Denso Corp | 変換制御装置 |
| JP2012134717A (ja) * | 2010-12-21 | 2012-07-12 | Renesas Electronics Corp | 半導体装置 |
| JP2013179568A (ja) * | 2012-02-08 | 2013-09-09 | Renesas Electronics Corp | 半導体集積回路装置及びデータ処理システム |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09297658A (ja) * | 1996-05-08 | 1997-11-18 | Mitsubishi Electric Corp | Ａ／ｄ変換装置 |
| DE19820735C1 (de) * | 1998-05-08 | 1999-10-28 | Siemens Ag | Zeitgeber für einen A/D-Wandler |
| JP2002514808A (ja) | 1998-05-08 | 2002-05-21 | インフィネオン テクノロジース アクチエンゲゼルシャフト | アナログ信号のａ／ｄ変換方法および該方法に対応するａ／ｄコンバータ |
| US6201492B1 (en) * | 1999-05-28 | 2001-03-13 | Cirrus Logic, Inc. | Techniques for converting a plurality of channels continuously in an A/D converter |
| JP2002043942A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
| US6795000B1 (en) * | 2001-10-18 | 2004-09-21 | Analog Devices, Inc. | Programmable converter having an automatic channel sequencing mode |
| US6946984B2 (en) * | 2002-04-10 | 2005-09-20 | Systel Development And Industries Ltd. | System on chip for digital control of electronic power devices |
| JP2005057374A (ja) * | 2003-08-08 | 2005-03-03 | Renesas Technology Corp | Ａ／ｄ変換装置およびマイクロコントローラ |
| JP4181058B2 (ja) * | 2004-01-20 | 2008-11-12 | 株式会社東芝 | アナログ／デジタルコンバータおよびそれを搭載したマイクロコンピュータ |
| US7212143B1 (en) * | 2006-01-20 | 2007-05-01 | Stmicroelectronics S.R.L. | Circuit for selectively analog signals into digital codes |
| DE102006009033B4 (de) * | 2006-02-27 | 2013-10-24 | Infineon Technologies Ag | Signal-Wandel-Vorrichtung, insbesondere Analog-Digital-Wandel-Vorrichtung, und Verfahren zum Betreiben einer Signal-Wandel-Vorrichtung |
| US10084469B1 (en) * | 2017-12-19 | 2018-09-25 | Silicon Laboratories Inc. | Control system and method for a configurable analog to digital converter |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60237527A (ja) * | 1984-05-11 | 1985-11-26 | Mitsubishi Electric Corp | Ａ−ｄ変換装置 |
| JPS63262716A (ja) * | 1987-04-20 | 1988-10-31 | Yokogawa Electric Corp | アナログ入力装置 |
| JPH01147618A (ja) * | 1987-12-02 | 1989-06-09 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
| JPH01174120A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | アナログ・デジタル変換装置 |
| US5291197A (en) * | 1988-07-13 | 1994-03-01 | Nec Corporation | One-chip data processor with built-in A/D converter for automatically repeating A/D conversions without instructions from a CPU |
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| DE69125674T2 (de) * | 1990-09-04 | 1997-10-23 | Motorola Inc | Automatische analog digital Convertierung mit auswählbaren Formatresultaten |
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| JP2804402B2 (ja) * | 1992-03-06 | 1998-09-24 | 三菱電機株式会社 | アナログデジタル変換装置 |
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-
1993
- 1993-11-02 JP JP5274393A patent/JPH07131349A/ja not_active Withdrawn
-
1994
- 1994-10-18 US US08/324,632 patent/US5619201A/en not_active Expired - Fee Related
- 1994-10-28 DE DE4438656A patent/DE4438656C2/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4438656C2 (de) | 1997-07-10 |
| US5619201A (en) | 1997-04-08 |
| DE4438656A1 (de) | 1995-05-04 |
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