JP3498106B2 - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
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- G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
- G08C15/00—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path
- G08C15/06—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path successively, i.e. using time division
Description
【０００１】
【産業上の利用分野】この発明は、アナログ入力端子数
を増大させることなく、アナログ入力チャンネル数を実
質的に増大できるアナログ・ディジタル変換器に関する
ものである。
を増大させることなく、アナログ入力チャンネル数を実
質的に増大できるアナログ・ディジタル変換器に関する
ものである。
【０００２】
【従来の技術】図９は従来のアナログ・ディジタル変換
器の構成を示すブロック図であり、図において、１は複
数のアナログ入力端子、２はマルチプレクサ、４はＡ／
Ｄコンバータ、５はマルチプレクサ２及びＡ／Ｄコンバ
ータ４を内蔵するマイクロプロセッサ等の半導体集積回
路（ＩＣ）、Ｓ０〜Ｓ７は内蔵チャンネルセレクタ信号
である。このアナログ・ディジタル変換器は８チャンネ
ルのアナログ入力を扱えるように構成されており、８つ
のアナログ入力端子１と、これに応じた８つの内蔵チャ
ンネルセレクタ信号Ｓ０〜Ｓ７が伝送される信号ライン
とを備えている。
器の構成を示すブロック図であり、図において、１は複
数のアナログ入力端子、２はマルチプレクサ、４はＡ／
Ｄコンバータ、５はマルチプレクサ２及びＡ／Ｄコンバ
ータ４を内蔵するマイクロプロセッサ等の半導体集積回
路（ＩＣ）、Ｓ０〜Ｓ７は内蔵チャンネルセレクタ信号
である。このアナログ・ディジタル変換器は８チャンネ
ルのアナログ入力を扱えるように構成されており、８つ
のアナログ入力端子１と、これに応じた８つの内蔵チャ
ンネルセレクタ信号Ｓ０〜Ｓ７が伝送される信号ライン
とを備えている。
【０００３】次に動作について説明する。マルチプレク
サ２に入力される内蔵チャンネルセレクタ信号Ｓ０〜Ｓ
７のいずれかがアクティブになると、複数のアナログ入
力端子１の中の対応するアナログ入力端子１が選択さ
れ、選択されたアナログ入力端子１を介して入力された
アナログ信号はＡ／Ｄコンバータ４によってディジタル
信号に変換される。スキャンモードでは、内蔵チャンネ
ルセレクタ信号Ｓ０〜Ｓ７が順次マルチプレクサ２に印
加され、対応するアナログ入力端子１を介して入力され
たアナログ信号が順次ディジタル信号に変換される。
サ２に入力される内蔵チャンネルセレクタ信号Ｓ０〜Ｓ
７のいずれかがアクティブになると、複数のアナログ入
力端子１の中の対応するアナログ入力端子１が選択さ
れ、選択されたアナログ入力端子１を介して入力された
アナログ信号はＡ／Ｄコンバータ４によってディジタル
信号に変換される。スキャンモードでは、内蔵チャンネ
ルセレクタ信号Ｓ０〜Ｓ７が順次マルチプレクサ２に印
加され、対応するアナログ入力端子１を介して入力され
たアナログ信号が順次ディジタル信号に変換される。
【０００４】
【発明が解決しようとする課題】従来のアナログ・ディ
ジタル変換器は以上のように構成されているので、アナ
ログ・ディジタル変換器のアナログ入力端子１の数は半
導体集積回路のアナログ入力端子１の数により決まって
しまい、従って、その数は固定であり、半導体集積回路
の多種多様なニーズに応じてアナログ入力端子１の数を
変えて数種類の半導体集積回路を用意しなければならな
いという問題点があった。
ジタル変換器は以上のように構成されているので、アナ
ログ・ディジタル変換器のアナログ入力端子１の数は半
導体集積回路のアナログ入力端子１の数により決まって
しまい、従って、その数は固定であり、半導体集積回路
の多種多様なニーズに応じてアナログ入力端子１の数を
変えて数種類の半導体集積回路を用意しなければならな
いという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、物理的にアナログ入力端子数を
増大させることなく、アナログ入力チャンネル数を実質
的に増大できるアナログ・ディジタル変換器を得ること
を目的とする。
ためになされたもので、物理的にアナログ入力端子数を
増大させることなく、アナログ入力チャンネル数を実質
的に増大できるアナログ・ディジタル変換器を得ること
を目的とする。
【０００６】
【課題を解決するための手段】請求項１の発明に係るア
ナログ・ディジタル変換器は、拡張チャンネル選択信号
を受信すると、デコード回路に出力しているチャンネル
コントロール信号を外部に切り換えて出力し、且つ複数
のアナログ入力端子の所定の１つを選択してＡ／Ｄ変換
入力とすべくマルチプレクサを制御する拡張チャンネル
制御手段を備えたものである。
ナログ・ディジタル変換器は、拡張チャンネル選択信号
を受信すると、デコード回路に出力しているチャンネル
コントロール信号を外部に切り換えて出力し、且つ複数
のアナログ入力端子の所定の１つを選択してＡ／Ｄ変換
入力とすべくマルチプレクサを制御する拡張チャンネル
制御手段を備えたものである。
【０００７】請求項２の発明に係るアナログ・ディジタ
ル変換器は、チャンネルコントロール信号の論理レベル
を決定するチャンネル選択レジスタの１つの空きビット
が、拡張チャンネル選択信号を制御するデータに割り当
てられているものである。
ル変換器は、チャンネルコントロール信号の論理レベル
を決定するチャンネル選択レジスタの１つの空きビット
が、拡張チャンネル選択信号を制御するデータに割り当
てられているものである。
【０００８】請求項３の発明に係るアナログ・ディジタ
ル変換器は、拡張チャンネル選択信号を受信する制御入
力端子を備えたものである。
ル変換器は、拡張チャンネル選択信号を受信する制御入
力端子を備えたものである。
【０００９】請求項４の発明に係るアナログ・ディジタ
ル変換器は、各Ａ／Ｄ変換結果格納レジスタの１つの空
きビットが、拡張チャンネル制御手段の制御により所定
のアナログ入力端子で受信したアナログ信号をＡ／Ｄ変
換したものであるか否かを示すデータに割り当てられて
いるものである。
ル変換器は、各Ａ／Ｄ変換結果格納レジスタの１つの空
きビットが、拡張チャンネル制御手段の制御により所定
のアナログ入力端子で受信したアナログ信号をＡ／Ｄ変
換したものであるか否かを示すデータに割り当てられて
いるものである。
【００１０】請求項５の発明に係るアナログ・ディジタ
ル変換器は、各Ａ／Ｄ変換結果格納レジスタの複数の空
きビットが、拡張チャンネル制御手段の制御により所定
のアナログ入力端子で受信したアナログ信号をＡ／Ｄ変
換したものであるか否かを示すデータとチャンネルコン
トロール信号の論理レベルを示すデータとに割り当てら
れているものである。
ル変換器は、各Ａ／Ｄ変換結果格納レジスタの複数の空
きビットが、拡張チャンネル制御手段の制御により所定
のアナログ入力端子で受信したアナログ信号をＡ／Ｄ変
換したものであるか否かを示すデータとチャンネルコン
トロール信号の論理レベルを示すデータとに割り当てら
れているものである。
【００１１】請求項６の発明に係るアナログ・ディジタ
ル変換器は、複数の空きビットが拡張チャンネル制御手
段の制御により所定のアナログ入力端子で受信したアナ
ログ信号をＡ／Ｄ変換したものであるか否かを示すデー
タとチャンネルコントロール信号の論理レベルを示すデ
ータとに割り当てられたＡ／Ｄ逐次近似レジスタを備え
ており、Ａ／Ｄ逐次近似レジスタに記憶されたデータは
そのままＡ／Ｄ変換結果格納レジスタの中の対応するレ
ジスタに転送されるものである。
ル変換器は、複数の空きビットが拡張チャンネル制御手
段の制御により所定のアナログ入力端子で受信したアナ
ログ信号をＡ／Ｄ変換したものであるか否かを示すデー
タとチャンネルコントロール信号の論理レベルを示すデ
ータとに割り当てられたＡ／Ｄ逐次近似レジスタを備え
ており、Ａ／Ｄ逐次近似レジスタに記憶されたデータは
そのままＡ／Ｄ変換結果格納レジスタの中の対応するレ
ジスタに転送されるものである。
【００１２】請求項７の発明に係るアナログ・ディジタ
ル変換器は、拡張チャンネル制御手段の制御により受信
した複数ビットのチャンネルコントロール信号を外部に
パラレルに出力する出力端子を備えたものである。
ル変換器は、拡張チャンネル制御手段の制御により受信
した複数ビットのチャンネルコントロール信号を外部に
パラレルに出力する出力端子を備えたものである。
【００１３】請求項８の発明に係るアナログ・ディジタ
ル変換器は、拡張チャンネル制御手段の制御により受信
したチャンネルコントロール信号を外部にシリアルに出
力する出力手段を備えたものである。
ル変換器は、拡張チャンネル制御手段の制御により受信
したチャンネルコントロール信号を外部にシリアルに出
力する出力手段を備えたものである。
【００１４】請求項９の発明に係るアナログ・ディジタ
ル変換器は、拡張チャンネル選択信号を受信すると、第
１のデコード回路に出力しているチャンネルコントロー
ル信号を第２のデコード回路へと切り換えて出力し、且
つ複数のアナログ入力端子の所定の１つを選択してＡ／
Ｄ変換入力とすべくマルチプレクサを制御する拡張チャ
ンネル制御手段を備えたものである。
ル変換器は、拡張チャンネル選択信号を受信すると、第
１のデコード回路に出力しているチャンネルコントロー
ル信号を第２のデコード回路へと切り換えて出力し、且
つ複数のアナログ入力端子の所定の１つを選択してＡ／
Ｄ変換入力とすべくマルチプレクサを制御する拡張チャ
ンネル制御手段を備えたものである。
【００１５】
【作用】請求項１の発明におけるアナログ・ディジタル
変換器は、拡張チャンネル制御手段が拡張チャンネル選
択信号を受信すると、通常デコード回路に出力している
チャンネルコントロール信号を外部に切り換えて出力す
る。そして、マルチプレクサを制御して、複数のアナロ
グ入力端子の所定の１つを選択して選択したアナログ入
力端子に印加されたアナログ信号をＡ／Ｄ変換入力とし
てディジタル信号に変換する。これにより、アナログ入
力端子の数を増大させることなく、特定のアナログ入力
端子を介して入力したアナログ信号、例えば外部の拡張
チャンネル入力端子を介して入力されたアナログ信号を
処理してアナログ入力チャンネル数を実質的に増大させ
ることが可能となる。
変換器は、拡張チャンネル制御手段が拡張チャンネル選
択信号を受信すると、通常デコード回路に出力している
チャンネルコントロール信号を外部に切り換えて出力す
る。そして、マルチプレクサを制御して、複数のアナロ
グ入力端子の所定の１つを選択して選択したアナログ入
力端子に印加されたアナログ信号をＡ／Ｄ変換入力とし
てディジタル信号に変換する。これにより、アナログ入
力端子の数を増大させることなく、特定のアナログ入力
端子を介して入力したアナログ信号、例えば外部の拡張
チャンネル入力端子を介して入力されたアナログ信号を
処理してアナログ入力チャンネル数を実質的に増大させ
ることが可能となる。
【００１６】請求項２の発明におけるアナログ・ディジ
タル変換器は、チャンネルコントロール信号の論理レベ
ルを決定するチャンネル選択レジスタの１つの空きビッ
トが、拡張チャンネル選択信号を制御するデータに割り
当てられているので、このビットのデータに応じて拡張
チャンネル選択信号が拡張チャンネル制御手段に送信さ
れる。従って、チャンネル選択レジスタのこのビットの
論理レベルを制御することにより、自動的に内蔵のアナ
ログ入力端子から特定のアナログ入力端子を介して拡張
チャンネル入力端子へと切り換えることができ、より多
くのチャンネルの連続スキャンが可能となる。
タル変換器は、チャンネルコントロール信号の論理レベ
ルを決定するチャンネル選択レジスタの１つの空きビッ
トが、拡張チャンネル選択信号を制御するデータに割り
当てられているので、このビットのデータに応じて拡張
チャンネル選択信号が拡張チャンネル制御手段に送信さ
れる。従って、チャンネル選択レジスタのこのビットの
論理レベルを制御することにより、自動的に内蔵のアナ
ログ入力端子から特定のアナログ入力端子を介して拡張
チャンネル入力端子へと切り換えることができ、より多
くのチャンネルの連続スキャンが可能となる。
【００１７】請求項３の発明におけるアナログ・ディジ
タル変換器は、拡張チャンネル制御手段が制御入力端子
を介して拡張チャンネル選択信号を受信する。これによ
り、ソフトウェアにより拡張チャンネル選択信号を発生
させる必要がない。
タル変換器は、拡張チャンネル制御手段が制御入力端子
を介して拡張チャンネル選択信号を受信する。これによ
り、ソフトウェアにより拡張チャンネル選択信号を発生
させる必要がない。
【００１８】請求項４の発明におけるアナログ・ディジ
タル変換器は、各Ａ／Ｄ変換結果格納レジスタの１つの
空きビットが、拡張チャンネル制御手段の制御により所
定のアナログ入力端子で受信したアナログ信号をＡ／Ｄ
変換したものであるか否かを示すデータに割り当てられ
ているので、このビットの論理レベルを確認することに
よってＡ／Ｄ変換された結果が内蔵チャンネルのものか
又は拡張チャンネルのものであるかを知ることができる
ので、ソフトウェアによってどのチャンネルの変換結果
であるかを監視する必要が無くなる。
タル変換器は、各Ａ／Ｄ変換結果格納レジスタの１つの
空きビットが、拡張チャンネル制御手段の制御により所
定のアナログ入力端子で受信したアナログ信号をＡ／Ｄ
変換したものであるか否かを示すデータに割り当てられ
ているので、このビットの論理レベルを確認することに
よってＡ／Ｄ変換された結果が内蔵チャンネルのものか
又は拡張チャンネルのものであるかを知ることができる
ので、ソフトウェアによってどのチャンネルの変換結果
であるかを監視する必要が無くなる。
【００１９】請求項５の発明におけるアナログ・ディジ
タル変換器は、各Ａ／Ｄ変換結果格納レジスタの複数の
空きビットが、拡張チャンネル制御手段の制御により所
定のアナログ入力端子で受信したアナログ信号をＡ／Ｄ
変換したものであるか否かを示すデータとチャンネルコ
ントロール信号の論理レベルを示すデータとに割り当て
られているで、これらのビットの論理レベルを確認する
ことによって、チャンネル番号とともにＡ／Ｄ変換され
た結果が内蔵チャンネルのものか又は拡張チャンネルの
ものであるかを知ることができるので、ソフトウェアに
よってどのチャンネルの変換結果であるかを監視する必
要が無くなる。
タル変換器は、各Ａ／Ｄ変換結果格納レジスタの複数の
空きビットが、拡張チャンネル制御手段の制御により所
定のアナログ入力端子で受信したアナログ信号をＡ／Ｄ
変換したものであるか否かを示すデータとチャンネルコ
ントロール信号の論理レベルを示すデータとに割り当て
られているで、これらのビットの論理レベルを確認する
ことによって、チャンネル番号とともにＡ／Ｄ変換され
た結果が内蔵チャンネルのものか又は拡張チャンネルの
ものであるかを知ることができるので、ソフトウェアに
よってどのチャンネルの変換結果であるかを監視する必
要が無くなる。
【００２０】請求項６の発明におけるアナログ・ディジ
タル変換器は、Ａ／Ｄ逐次近似レジスタの複数の空きビ
ットが拡張チャンネル制御手段の制御により所定のアナ
ログ入力端子で受信したアナログ信号をＡ／Ｄ変換した
ものであるか否かを示すデータとチャンネルコントロー
ル信号の論理レベルを示すデータとに割り当てられてお
り、Ａ／Ｄ逐次近似レジスタに記憶されたデータはその
ままＡ／Ｄ変換結果格納レジスタのいずれかに転送され
る。これにより、これらのビットの論理レベルを確認す
ることによって、チャンネル番号とともにＡ／Ｄ変換さ
れた結果が内蔵チャンネルのものか又は拡張チャンネル
のものであるかを知ることができるので、ソフトウェア
によってどのチャンネルの変換結果であるかを監視する
必要が無くなる。
タル変換器は、Ａ／Ｄ逐次近似レジスタの複数の空きビ
ットが拡張チャンネル制御手段の制御により所定のアナ
ログ入力端子で受信したアナログ信号をＡ／Ｄ変換した
ものであるか否かを示すデータとチャンネルコントロー
ル信号の論理レベルを示すデータとに割り当てられてお
り、Ａ／Ｄ逐次近似レジスタに記憶されたデータはその
ままＡ／Ｄ変換結果格納レジスタのいずれかに転送され
る。これにより、これらのビットの論理レベルを確認す
ることによって、チャンネル番号とともにＡ／Ｄ変換さ
れた結果が内蔵チャンネルのものか又は拡張チャンネル
のものであるかを知ることができるので、ソフトウェア
によってどのチャンネルの変換結果であるかを監視する
必要が無くなる。
【００２１】請求項７の発明におけるアナログ・ディジ
タル変換器は、拡張チャンネル制御手段が拡張チャンネ
ル選択信号を受信すると、出力端子を介してチャンネル
コントロール信号を外部にパラレルに出力する。従っ
て、通常複数ビットから成るチャンネルコントロール信
号をシリアル信号に変換する回路を設ける必要がない。
タル変換器は、拡張チャンネル制御手段が拡張チャンネ
ル選択信号を受信すると、出力端子を介してチャンネル
コントロール信号を外部にパラレルに出力する。従っ
て、通常複数ビットから成るチャンネルコントロール信
号をシリアル信号に変換する回路を設ける必要がない。
【００２２】請求項８の発明におけるアナログ・ディジ
タル変換器は、拡張チャンネル制御手段が拡張チャンネ
ル選択信号を受信すると、出力手段がチャンネルコント
ロール信号を外部にシリアルに出力する。従って、出力
端子の数を削減できる。
タル変換器は、拡張チャンネル制御手段が拡張チャンネ
ル選択信号を受信すると、出力手段がチャンネルコント
ロール信号を外部にシリアルに出力する。従って、出力
端子の数を削減できる。
【００２３】請求項９の発明におけるアナログ・ディジ
タル変換器は、拡張チャンネル制御手段が拡張チャンネ
ル選択信号を受信すると、通常第１のデコード回路に出
力しているチャンネルコントロール信号を第２のデコー
ド回路へと切り換えて出力する。そして、マルチプレク
サを制御して複数のアナログ入力端子の所定の１つを選
択し、選択したアナログ入力端子に印加されたアナログ
信号をＡ／Ｄ変換入力としてディジタル信号に変換す
る。これにより、外部装置にデコード回路を設ける必要
がなくなる。
タル変換器は、拡張チャンネル制御手段が拡張チャンネ
ル選択信号を受信すると、通常第１のデコード回路に出
力しているチャンネルコントロール信号を第２のデコー
ド回路へと切り換えて出力する。そして、マルチプレク
サを制御して複数のアナログ入力端子の所定の１つを選
択し、選択したアナログ入力端子に印加されたアナログ
信号をＡ／Ｄ変換入力としてディジタル信号に変換す
る。これにより、外部装置にデコード回路を設ける必要
がなくなる。
【００２４】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の実施例１によるアナログ・ディ
ジタル変換器の構成を示すブロック図であり、図におい
て、１は複数のアナログ入力端子、２は複数のアナログ
入力端子１の中からいずれか１つを選択するマルチプレ
クサ、３はマルチプレクサ２の１つのチャンネルを選択
することにより複数のアナログ入力端子１のいずれか１
つを選択するための複数ビットから構成されるチャンネ
ルコントロール信号、４はアナログ入力端子１及びマル
チプレクサ２を介して受信したアナログ信号をディジタ
ル信号に変換するＡ／Ｄコンバータ、５は内蔵の複数の
アナログ入力端子１以外の図示しない外部に設けられた
拡張アナログ入力端子を含むデコード回路にチャンネル
コントロール信号３を供給するためのスイッチ群、６は
スイッチ群５のオン／オフを切り替えて、チャンネルコ
ントロール信号３をマルチプレクサ２か外部のデコード
回路のいずれかへ供給するかを制御するとともに、マル
チプレクサ２の特定のチャンネル、例えばチャンネルＣ
Ｈ０に接続されたスイッチをオンにする拡張チャンネル
選択信号、７は内蔵チャンネルを使用する時にスイッチ
群５を経由したチャンネルコントロール信号をデコード
してマルチプレクサ２のいずれかのスイッチをオンする
内蔵チャンネルセレクタ信号（チャンネルセレクタ信
号）Ｓ０〜Ｓ７のいずれかを出力するデコード回路、８
は拡張チャンネル選択信号６により切り換えられたスイ
ッチ群５を介して受信したチャンネルコントロール信号
３を外部のデコード回路に供給するためのチャンネルコ
ントロール信号出力端子（出力端子）、９はＯＲゲート
回路、１０は以上の複数のアナログ入力端子１、マルチ
プレクサ２、Ａ／Ｄコンバータ４、スイッチ群５、デコ
ード回路７、チャンネルコントロール信号出力端子８及
びＯＲゲート回路９を内蔵する半導体集積回路（ＩＣ）
により構成されるアナログ・ディジタル変換器である。
尚、拡張チャンネル制御手段は、スイッチ群５とＯＲゲ
ート回路９とから構成される。
する。図１はこの発明の実施例１によるアナログ・ディ
ジタル変換器の構成を示すブロック図であり、図におい
て、１は複数のアナログ入力端子、２は複数のアナログ
入力端子１の中からいずれか１つを選択するマルチプレ
クサ、３はマルチプレクサ２の１つのチャンネルを選択
することにより複数のアナログ入力端子１のいずれか１
つを選択するための複数ビットから構成されるチャンネ
ルコントロール信号、４はアナログ入力端子１及びマル
チプレクサ２を介して受信したアナログ信号をディジタ
ル信号に変換するＡ／Ｄコンバータ、５は内蔵の複数の
アナログ入力端子１以外の図示しない外部に設けられた
拡張アナログ入力端子を含むデコード回路にチャンネル
コントロール信号３を供給するためのスイッチ群、６は
スイッチ群５のオン／オフを切り替えて、チャンネルコ
ントロール信号３をマルチプレクサ２か外部のデコード
回路のいずれかへ供給するかを制御するとともに、マル
チプレクサ２の特定のチャンネル、例えばチャンネルＣ
Ｈ０に接続されたスイッチをオンにする拡張チャンネル
選択信号、７は内蔵チャンネルを使用する時にスイッチ
群５を経由したチャンネルコントロール信号をデコード
してマルチプレクサ２のいずれかのスイッチをオンする
内蔵チャンネルセレクタ信号（チャンネルセレクタ信
号）Ｓ０〜Ｓ７のいずれかを出力するデコード回路、８
は拡張チャンネル選択信号６により切り換えられたスイ
ッチ群５を介して受信したチャンネルコントロール信号
３を外部のデコード回路に供給するためのチャンネルコ
ントロール信号出力端子（出力端子）、９はＯＲゲート
回路、１０は以上の複数のアナログ入力端子１、マルチ
プレクサ２、Ａ／Ｄコンバータ４、スイッチ群５、デコ
ード回路７、チャンネルコントロール信号出力端子８及
びＯＲゲート回路９を内蔵する半導体集積回路（ＩＣ）
により構成されるアナログ・ディジタル変換器である。
尚、拡張チャンネル制御手段は、スイッチ群５とＯＲゲ
ート回路９とから構成される。
【００２５】次に動作について説明する。拡張チャンネ
ル選択信号６が、例えば、ローレベルの信号であると、
スイッチ群５は、３ビットのチャンネルコントロール信
号３をマルチプレクサ２へ供給するようにスイッチング
する。ソフトウェア等によって決定されたチャンネルコ
ントロール信号３は、スイッチ群５を介してデコード回
路７に入力され、デコード回路７はそのチャンネルコン
トロール信号３に応じたマルチプレクサ２の１つのスイ
ッチに内蔵チャンネルセレクタ信号Ｓ０〜Ｓ７の中の対
応する１つの信号を供給する。これによりマルチプレク
サ２の１つのスイッチがオンとなり、１つのアナログ入
力端子１がＡ／Ｄコンバータ４の入力に電気的に接続さ
れ、そのアナログ入力端子１を介して入力されたアナロ
グ信号はＡ／Ｄコンバータ４によりディジタル信号に変
換される。このようにして、内蔵チャンネルであるアナ
ログ入力端子１に印加されるアナログ信号をＡ／Ｄ変換
する。
ル選択信号６が、例えば、ローレベルの信号であると、
スイッチ群５は、３ビットのチャンネルコントロール信
号３をマルチプレクサ２へ供給するようにスイッチング
する。ソフトウェア等によって決定されたチャンネルコ
ントロール信号３は、スイッチ群５を介してデコード回
路７に入力され、デコード回路７はそのチャンネルコン
トロール信号３に応じたマルチプレクサ２の１つのスイ
ッチに内蔵チャンネルセレクタ信号Ｓ０〜Ｓ７の中の対
応する１つの信号を供給する。これによりマルチプレク
サ２の１つのスイッチがオンとなり、１つのアナログ入
力端子１がＡ／Ｄコンバータ４の入力に電気的に接続さ
れ、そのアナログ入力端子１を介して入力されたアナロ
グ信号はＡ／Ｄコンバータ４によりディジタル信号に変
換される。このようにして、内蔵チャンネルであるアナ
ログ入力端子１に印加されるアナログ信号をＡ／Ｄ変換
する。
【００２６】一方、拡張チャンネル選択信号６がハイレ
ベルの信号であると、スイッチ群５は、３ビットのチャ
ンネルコントロール信号３をチャンネルコントロール信
号出力端子８へ供給するようにスイッチングする。従っ
て、この場合には、デコード回路７からマルチプレクサ
２へは内蔵チャンネルセレクタ信号Ｓ０〜Ｓ７は出力さ
れない。拡張チャンネル選択信号６は、同時に、ＯＲゲ
ート回路９の一入力端子に入力されると、ハイレベルの
信号がＯＲゲート回路９から出力され、さらにマルチプ
レクサ２のチャンネルＣＨ０のスイッチに印加されて、
このスイッチをオンとする。さらに、外部のデコード回
路に含まれる複数の拡張アナログ入力端子の中の選択さ
れたアナログ入力端子に印加されたアナログ信号がチャ
ンネルＣＨ０のアナログ入力端子１に入力されるのであ
るならば、このアナログ信号はマルチプレクサ２を経て
Ａ／Ｄコンバータ４に入力される。こうして、Ａ／Ｄコ
ンバータ４により外部の拡張アナログ入力端子に入力さ
れたアナログ信号は内蔵チャンネルの特定のアナログ入
力端子１を介して入力されＡ／Ｄ変換される。このよう
にして、内蔵チャンネルの特定のアナログ入力端子１を
用いて、拡張チャンネルとして外部に設けられた拡張ア
ナログ入力端子に印加されるアナログ信号をＡ／Ｄ変換
する。
ベルの信号であると、スイッチ群５は、３ビットのチャ
ンネルコントロール信号３をチャンネルコントロール信
号出力端子８へ供給するようにスイッチングする。従っ
て、この場合には、デコード回路７からマルチプレクサ
２へは内蔵チャンネルセレクタ信号Ｓ０〜Ｓ７は出力さ
れない。拡張チャンネル選択信号６は、同時に、ＯＲゲ
ート回路９の一入力端子に入力されると、ハイレベルの
信号がＯＲゲート回路９から出力され、さらにマルチプ
レクサ２のチャンネルＣＨ０のスイッチに印加されて、
このスイッチをオンとする。さらに、外部のデコード回
路に含まれる複数の拡張アナログ入力端子の中の選択さ
れたアナログ入力端子に印加されたアナログ信号がチャ
ンネルＣＨ０のアナログ入力端子１に入力されるのであ
るならば、このアナログ信号はマルチプレクサ２を経て
Ａ／Ｄコンバータ４に入力される。こうして、Ａ／Ｄコ
ンバータ４により外部の拡張アナログ入力端子に入力さ
れたアナログ信号は内蔵チャンネルの特定のアナログ入
力端子１を介して入力されＡ／Ｄ変換される。このよう
にして、内蔵チャンネルの特定のアナログ入力端子１を
用いて、拡張チャンネルとして外部に設けられた拡張ア
ナログ入力端子に印加されるアナログ信号をＡ／Ｄ変換
する。
【００２７】拡張チャンネル選択信号６は、ソフトウェ
アにより制御される。従って、外部装置に含まれる拡張
アナログ入力端子に入力したアナログ信号をＡ／Ｄ変換
する場合に、ソフトウェアにより拡張チャンネル選択信
号６をハイレベルに遷移し、再度内蔵の複数のアナログ
入力端子１のいずれかに入力したアナログ信号をＡ／Ｄ
変換する場合に、ローレベルに遷移する。
アにより制御される。従って、外部装置に含まれる拡張
アナログ入力端子に入力したアナログ信号をＡ／Ｄ変換
する場合に、ソフトウェアにより拡張チャンネル選択信
号６をハイレベルに遷移し、再度内蔵の複数のアナログ
入力端子１のいずれかに入力したアナログ信号をＡ／Ｄ
変換する場合に、ローレベルに遷移する。
【００２８】図２は、この実施例によるアナログ・ディ
ジタル変換器の外部に設けられる、デコード回路の一例
の構成を示すブロック図であり、１１はデコード回路、
１２は複数の拡張アナログ入力端子、１３は図１に示す
アナログ・ディジタル変換器１０のチャンネルコントロ
ール信号出力端子８から出力される３ビットから成るチ
ャンネルコントロール信号を受信する拡張チャンネルコ
ントロール信号入力端子、１４はＡＮＤゲート回路、１
５はインバータ回路、１６はアナログ信号出力端子、１
７は各ＡＮＤゲート回路１４から出力される拡張チャン
ネルセレクタ信号Ｓ８〜Ｓ１５のいずれかにより拡張ア
ナログ入力端子１２のいずれか１つをアナログ信号出力
端子１６に電気的に接続するスイッチ群である。また、
アナログ信号出力端子１６は、図１に示すアナログ・デ
ィジタル変換器１０のチャンネルＣＨ０のアナログ入力
端子１に接続される。
ジタル変換器の外部に設けられる、デコード回路の一例
の構成を示すブロック図であり、１１はデコード回路、
１２は複数の拡張アナログ入力端子、１３は図１に示す
アナログ・ディジタル変換器１０のチャンネルコントロ
ール信号出力端子８から出力される３ビットから成るチ
ャンネルコントロール信号を受信する拡張チャンネルコ
ントロール信号入力端子、１４はＡＮＤゲート回路、１
５はインバータ回路、１６はアナログ信号出力端子、１
７は各ＡＮＤゲート回路１４から出力される拡張チャン
ネルセレクタ信号Ｓ８〜Ｓ１５のいずれかにより拡張ア
ナログ入力端子１２のいずれか１つをアナログ信号出力
端子１６に電気的に接続するスイッチ群である。また、
アナログ信号出力端子１６は、図１に示すアナログ・デ
ィジタル変換器１０のチャンネルＣＨ０のアナログ入力
端子１に接続される。
【００２９】次にデコード回路１１の動作について説明
する。アナログ・ディジタル変換器１０の拡張チャンネ
ル選択信号６がハイレベルの信号であると、上記したよ
うな動作により、アナログ・ディジタル変換器１０のチ
ャンネルコントロール信号出力端子８から３ビットから
成るチャンネルコントロール信号が出力され、デコード
回路１１はこの信号を拡張チャンネルコントロール信号
入力端子１３において受信する。デコード回路１１は、
この信号に応じた拡張チャンネルを選択すべく拡張チャ
ンネルセレクタ信号Ｓ８〜Ｓ１５の対応するいずれかを
スイッチ群１７に送出する。これを受けたスイッチ群１
７は対応するスイッチをオンとし、拡張アナログ入力端
子１２の対応する１つをアナログ信号出力端子１６に電
気的に接続する。このようにして、デコード回路１１
は、拡張アナログ入力端子１２に入力されたアナログ信
号をアナログ信号出力端子１６を介してアナログ・ディ
ジタル変換器１０のチャンネルＣＨ０のアナログ入力端
子１へと出力する。この際、アナログ・ディジタル変換
器１０では、拡張チャンネル選択信号６が、同時に、Ｏ
Ｒゲート回路９の一入力端子に入力されると、ハイレベ
ルの信号がＯＲゲート回路９から出力され、さらにマル
チプレクサ２のチャンネルＣＨ０のスイッチに印加され
て、このスイッチをオンとする。これにより、チャンネ
ルＣＨ０のアナログ入力端子１に入力された拡張チャン
ネルのアナログ信号は、マルチプレクサ２を経てＡ／Ｄ
コンバータ４に入力される。こうして、Ａ／Ｄコンバー
タ４により外部の拡張アナログ入力端子１２に入力され
たアナログ信号はＡ／Ｄ変換される。
する。アナログ・ディジタル変換器１０の拡張チャンネ
ル選択信号６がハイレベルの信号であると、上記したよ
うな動作により、アナログ・ディジタル変換器１０のチ
ャンネルコントロール信号出力端子８から３ビットから
成るチャンネルコントロール信号が出力され、デコード
回路１１はこの信号を拡張チャンネルコントロール信号
入力端子１３において受信する。デコード回路１１は、
この信号に応じた拡張チャンネルを選択すべく拡張チャ
ンネルセレクタ信号Ｓ８〜Ｓ１５の対応するいずれかを
スイッチ群１７に送出する。これを受けたスイッチ群１
７は対応するスイッチをオンとし、拡張アナログ入力端
子１２の対応する１つをアナログ信号出力端子１６に電
気的に接続する。このようにして、デコード回路１１
は、拡張アナログ入力端子１２に入力されたアナログ信
号をアナログ信号出力端子１６を介してアナログ・ディ
ジタル変換器１０のチャンネルＣＨ０のアナログ入力端
子１へと出力する。この際、アナログ・ディジタル変換
器１０では、拡張チャンネル選択信号６が、同時に、Ｏ
Ｒゲート回路９の一入力端子に入力されると、ハイレベ
ルの信号がＯＲゲート回路９から出力され、さらにマル
チプレクサ２のチャンネルＣＨ０のスイッチに印加され
て、このスイッチをオンとする。これにより、チャンネ
ルＣＨ０のアナログ入力端子１に入力された拡張チャン
ネルのアナログ信号は、マルチプレクサ２を経てＡ／Ｄ
コンバータ４に入力される。こうして、Ａ／Ｄコンバー
タ４により外部の拡張アナログ入力端子１２に入力され
たアナログ信号はＡ／Ｄ変換される。
【００３０】このように、この実施例によるアナログ・
ディジタル変換器１０によれば、アナログ入力端子１の
数を増大させることなく、特定のアナログ入力端子を介
して入力した拡張アナログ入力端子１２のアナログ信号
を処理してアナログ入力チャンネル数を実質的に増大さ
せることができる。従って、ユーザの多種多様なニー
ズ、例えば自動車の車種に応じてエンジン制御用などの
ためにアナログ・ディジタル変換器を含むマイクロプロ
セッサを提供する必要が無く、この実施例による１種の
アナログ・ディジタル変換器１０を含むマイクロプロセ
ッサを提供するだけでよい。
ディジタル変換器１０によれば、アナログ入力端子１の
数を増大させることなく、特定のアナログ入力端子を介
して入力した拡張アナログ入力端子１２のアナログ信号
を処理してアナログ入力チャンネル数を実質的に増大さ
せることができる。従って、ユーザの多種多様なニー
ズ、例えば自動車の車種に応じてエンジン制御用などの
ためにアナログ・ディジタル変換器を含むマイクロプロ
セッサを提供する必要が無く、この実施例による１種の
アナログ・ディジタル変換器１０を含むマイクロプロセ
ッサを提供するだけでよい。
【００３１】また、この実施例によるアナログ・ディジ
タル変換器１０は、チャンネルコントロール信号３を図
２に示すような外部装置のデコード回路１１へと出力す
るように構成したが、デコード回路１１の、拡張アナロ
グ入力端子１２、アナログ信号出力端子１６及びスイッ
チ群１７を除く複数のＡＮＤゲート回路１４及び複数の
インバータ回路１５を含む部分をアナログ・ディジタル
変換器１０を構成するＩＣ内部に含むようにしてもよ
い。この場合、アナログ・ディジタル変換器１０は図２
に示す拡張チャンネルセレクタ信号Ｓ８〜Ｓ１５を出力
する出力ポートを備えている。これにより、外部装置の
構成を簡素化することが可能となる。
タル変換器１０は、チャンネルコントロール信号３を図
２に示すような外部装置のデコード回路１１へと出力す
るように構成したが、デコード回路１１の、拡張アナロ
グ入力端子１２、アナログ信号出力端子１６及びスイッ
チ群１７を除く複数のＡＮＤゲート回路１４及び複数の
インバータ回路１５を含む部分をアナログ・ディジタル
変換器１０を構成するＩＣ内部に含むようにしてもよ
い。この場合、アナログ・ディジタル変換器１０は図２
に示す拡張チャンネルセレクタ信号Ｓ８〜Ｓ１５を出力
する出力ポートを備えている。これにより、外部装置の
構成を簡素化することが可能となる。
【００３２】実施例２．図３は、この発明の実施例２に
よるアナログ・ディジタル変換器の３ビットのチャンネ
ルコントロール信号３及び拡張チャンネル選択信号６の
論理レベルの値を格納するチャンネル選択レジスタを示
す図であり、図において、図１と同一符号は同一又は相
当する部分を示し、その説明は省略する。また、２０は
チャンネル選択レジスタである。この実施例によるアナ
ログ・ディジタル変換器は、図１に示す上記実施例１の
ものと同一の構成を有しており、内蔵チャンネル及び拡
張チャンネルを用いた動作は同一であるので、以下、重
複説明は省略する。
よるアナログ・ディジタル変換器の３ビットのチャンネ
ルコントロール信号３及び拡張チャンネル選択信号６の
論理レベルの値を格納するチャンネル選択レジスタを示
す図であり、図において、図１と同一符号は同一又は相
当する部分を示し、その説明は省略する。また、２０は
チャンネル選択レジスタである。この実施例によるアナ
ログ・ディジタル変換器は、図１に示す上記実施例１の
ものと同一の構成を有しており、内蔵チャンネル及び拡
張チャンネルを用いた動作は同一であるので、以下、重
複説明は省略する。
【００３３】次に動作について説明する。チャンネル選
択レジスタ２０には、拡張チャンネル選択信号６を制御
するビット（ｂ３）が、図３に示すように、チャンネル
コントロール信号３を制御するビット（ｂ０〜ｂ２）と
ともに設けられている。従って、スキャンモードにおい
て、まず、チャンネル選択レジスタ２０のビットｂ３を
論理レベル“０”とし、（ｂ０，ｂ１，ｂ２）を（０，
０，０）から（１，１，１）までスキャンすると、アナ
ログ・ディジタル変換器１０はチャンネルＣＨ０からＣ
Ｈ７のアナログ入力端子１のアナログ信号を順に取り込
み、Ａ／Ｄ変換する。次に、チャンネル選択レジスタ２
０のビットｂ３を論理レベル“１”とし、（ｂ０，ｂ
１，ｂ２）を（０，０，０）から（１，１，１）までス
キャンすると、アナログ・ディジタル変換器１０が図２
に示す外部のデコード回路１１に接続されているなら
ば、拡張チャンネルＣＨ２０からＣＨ２７の拡張アナロ
グ入力端子１２のアナログ信号を内蔵のチャンネルＣＨ
０のアナログ入力端子１を介して順に取り込み、Ａ／Ｄ
変換する。
択レジスタ２０には、拡張チャンネル選択信号６を制御
するビット（ｂ３）が、図３に示すように、チャンネル
コントロール信号３を制御するビット（ｂ０〜ｂ２）と
ともに設けられている。従って、スキャンモードにおい
て、まず、チャンネル選択レジスタ２０のビットｂ３を
論理レベル“０”とし、（ｂ０，ｂ１，ｂ２）を（０，
０，０）から（１，１，１）までスキャンすると、アナ
ログ・ディジタル変換器１０はチャンネルＣＨ０からＣ
Ｈ７のアナログ入力端子１のアナログ信号を順に取り込
み、Ａ／Ｄ変換する。次に、チャンネル選択レジスタ２
０のビットｂ３を論理レベル“１”とし、（ｂ０，ｂ
１，ｂ２）を（０，０，０）から（１，１，１）までス
キャンすると、アナログ・ディジタル変換器１０が図２
に示す外部のデコード回路１１に接続されているなら
ば、拡張チャンネルＣＨ２０からＣＨ２７の拡張アナロ
グ入力端子１２のアナログ信号を内蔵のチャンネルＣＨ
０のアナログ入力端子１を介して順に取り込み、Ａ／Ｄ
変換する。
【００３４】このように、チャンネル選択レジスタ２０
のビットｂ３の論理レベルを制御することにより、自動
的に内蔵チャンネルから拡張チャンネルへと切り換える
ことができ、内蔵のアナログ入力端子が８本であるにも
かかわらず、１６チャンネルのスキャンが可能となる。
のビットｂ３の論理レベルを制御することにより、自動
的に内蔵チャンネルから拡張チャンネルへと切り換える
ことができ、内蔵のアナログ入力端子が８本であるにも
かかわらず、１６チャンネルのスキャンが可能となる。
【００３５】実施例３．図４は、この発明の実施例３に
よるアナログ・ディジタル変換器の構成を示すブロック
図であり、図において、図１と同一符号は同一又は相当
する部分を示し、その説明は省略する。また、２１は拡
張チャンネル選択信号６を受信する制御入力端子であ
る。このように、この実施例によるアナログ・ディジタ
ル変換器は、図１に示す上記実施例１のものと同一の構
成を有しており、内蔵チャンネル及び拡張チャンネルを
用いた動作は同一であるので、以下、重複説明は省略す
る。
よるアナログ・ディジタル変換器の構成を示すブロック
図であり、図において、図１と同一符号は同一又は相当
する部分を示し、その説明は省略する。また、２１は拡
張チャンネル選択信号６を受信する制御入力端子であ
る。このように、この実施例によるアナログ・ディジタ
ル変換器は、図１に示す上記実施例１のものと同一の構
成を有しており、内蔵チャンネル及び拡張チャンネルを
用いた動作は同一であるので、以下、重複説明は省略す
る。
【００３６】次に動作について説明する。上記実施例１
では、ソフトウェアによって拡張チャンネル選択信号６
の論理レベルが選択されたが、この実施例によるアナロ
グ・ディジタル変換器では、制御入力端子２１を介して
入力された拡張チャンネル選択信号６の論理レベルに応
じて、内蔵チャンネルのアナログ信号又は拡張チャンネ
ルのアナログ信号が選択される。これにより、ソフトウ
ェアの負荷を軽減できる。
では、ソフトウェアによって拡張チャンネル選択信号６
の論理レベルが選択されたが、この実施例によるアナロ
グ・ディジタル変換器では、制御入力端子２１を介して
入力された拡張チャンネル選択信号６の論理レベルに応
じて、内蔵チャンネルのアナログ信号又は拡張チャンネ
ルのアナログ信号が選択される。これにより、ソフトウ
ェアの負荷を軽減できる。
【００３７】実施例４．図５は、この発明の実施例４に
よるアナログ・ディジタル変換器のＡ／Ｄ変換結果格納
レジスタの構成を示す図であり、図において、図１と同
一符号は同一又は相当する部分を示し、その説明は省略
する。また、２２ａ〜２２ｈは８チャンネル分のＡ／Ｄ
変換結果格納レジスタ、２３はＡ／Ｄ変換結果ビット、
２４は拡張チャンネル表示ビットである。この実施例に
よるアナログ・ディジタル変換器は、図１に示す上記実
施例１のものと同一の構成を有しており、内蔵チャンネ
ル及び拡張チャンネルを用いた動作は同一であるので、
以下、重複説明は省略する。
よるアナログ・ディジタル変換器のＡ／Ｄ変換結果格納
レジスタの構成を示す図であり、図において、図１と同
一符号は同一又は相当する部分を示し、その説明は省略
する。また、２２ａ〜２２ｈは８チャンネル分のＡ／Ｄ
変換結果格納レジスタ、２３はＡ／Ｄ変換結果ビット、
２４は拡張チャンネル表示ビットである。この実施例に
よるアナログ・ディジタル変換器は、図１に示す上記実
施例１のものと同一の構成を有しており、内蔵チャンネ
ル及び拡張チャンネルを用いた動作は同一であるので、
以下、重複説明は省略する。
【００３８】次に動作について説明する。この実施例に
よるアナログ・ディジタル変換器１０は、８チャンネル
の内蔵のアナログ入力端子１に応じて、８つのＡ／Ｄ変
換結果格納レジスタ２２ａ〜２２ｈを有しており、内蔵
チャンネルを用いた動作においては、これらのＡ／Ｄ変
換結果格納レジスタ２２ａ〜２２ｈのＡ／Ｄ変換結果ビ
ット２３にはチャンネルＣＨ０からチャンネルＣＨ７の
値が記憶される。この際、各Ａ／Ｄ変換結果格納レジス
タ２２ａ〜２２ｈの拡張チャンネル表示ビット２４に
は、内蔵チャンネルであることを示す論理レベル“０”
が記憶される。一方、図２に示すような拡張チャンネル
の拡張アナログ入力端子１２を介して入力されたアナロ
グ信号のＡ／Ｄ変換結果の場合は、Ａ／Ｄ変換結果格納
レジスタ２２ａ〜２２ｈの中の対応する１つのレジスタ
の拡張チャンネル表示ビット２４に論理レベル“１”が
書き込まれて、変換結果はそのＡ／Ｄ変換結果格納レジ
スタのＡ／Ｄ変換結果ビット２３に記憶される。
よるアナログ・ディジタル変換器１０は、８チャンネル
の内蔵のアナログ入力端子１に応じて、８つのＡ／Ｄ変
換結果格納レジスタ２２ａ〜２２ｈを有しており、内蔵
チャンネルを用いた動作においては、これらのＡ／Ｄ変
換結果格納レジスタ２２ａ〜２２ｈのＡ／Ｄ変換結果ビ
ット２３にはチャンネルＣＨ０からチャンネルＣＨ７の
値が記憶される。この際、各Ａ／Ｄ変換結果格納レジス
タ２２ａ〜２２ｈの拡張チャンネル表示ビット２４に
は、内蔵チャンネルであることを示す論理レベル“０”
が記憶される。一方、図２に示すような拡張チャンネル
の拡張アナログ入力端子１２を介して入力されたアナロ
グ信号のＡ／Ｄ変換結果の場合は、Ａ／Ｄ変換結果格納
レジスタ２２ａ〜２２ｈの中の対応する１つのレジスタ
の拡張チャンネル表示ビット２４に論理レベル“１”が
書き込まれて、変換結果はそのＡ／Ｄ変換結果格納レジ
スタのＡ／Ｄ変換結果ビット２３に記憶される。
【００３９】このように、拡張チャンネル表示ビット２
４の論理レベルを確認することによってＡ／Ｄ変換され
た結果が内蔵チャンネルのものか又は拡張チャンネルの
ものかであるかを知ることができるので、ソフトウェア
によってどのチャンネルの変換結果であるかを監視する
必要が無くなる。
４の論理レベルを確認することによってＡ／Ｄ変換され
た結果が内蔵チャンネルのものか又は拡張チャンネルの
ものかであるかを知ることができるので、ソフトウェア
によってどのチャンネルの変換結果であるかを監視する
必要が無くなる。
【００４０】実施例５．図６は、この発明の実施例５に
よるアナログ・ディジタル変換器のＡ／Ｄ変換結果格納
レジスタの構成を示す図であり、図において、図１及び
図５の同一符号は同一又は相当する部分を示し、その説
明は省略する。また、２５は４ビットの変換チャンネル
表示ビットである。この実施例によるアナログ・ディジ
タル変換器は、図１に示す上記実施例１のものと同一の
構成を有しており、内蔵チャンネル及び拡張チャンネル
を用いた動作は同一であるので、以下、重複説明は省略
する。
よるアナログ・ディジタル変換器のＡ／Ｄ変換結果格納
レジスタの構成を示す図であり、図において、図１及び
図５の同一符号は同一又は相当する部分を示し、その説
明は省略する。また、２５は４ビットの変換チャンネル
表示ビットである。この実施例によるアナログ・ディジ
タル変換器は、図１に示す上記実施例１のものと同一の
構成を有しており、内蔵チャンネル及び拡張チャンネル
を用いた動作は同一であるので、以下、重複説明は省略
する。
【００４１】次に動作について説明する。上記実施例４
と同様に、この実施例によるアナログ・ディジタル変換
器１０は、８チャンネルの内蔵のアナログ入力端子１に
応じて、８つのＡ／Ｄ変換結果格納レジスタ２２ａ〜２
２ｈを有しており、内蔵チャンネルを用いた動作におい
ては、これらのＡ／Ｄ変換結果格納レジスタ２２ａ〜２
２ｈのＡ／Ｄ変換結果ビット２３にはチャンネルＣＨ０
からチャンネルＣＨ７の値が記憶される。この際、各Ａ
／Ｄ変換結果格納レジスタ２２ａ〜２２ｈの変換チャン
ネル表示ビット２５のビットｂ１０〜ｂ１２には、その
時のチャンネルコントロール信号の３つのビットｂ０〜
ｂ２と同一の値が書き込まれ、ビットｂ１３には、内蔵
チャンネルであることを示す論理レベル“０”が記憶さ
れる。一方、図２に示すような拡張チャンネルの拡張ア
ナログ入力端子１２を介して入力されたアナログ信号の
Ａ／Ｄ変換結果の場合は、Ａ／Ｄ変換結果格納レジスタ
２２ａ〜２２ｈの中の対応する１つのレジスタの変換チ
ャンネル表示ビット２５のビットｂ１０〜ｂ１２にその
時のチャンネルコントロール信号の３つのビットｂ０〜
ｂ２と同一の値が書き込まれ、ビットｂ１３に論理レベ
ル“１”が書き込まれて、変換結果がそのＡ／Ｄ変換結
果格納レジスタのＡ／Ｄ変換結果ビット２３に記憶され
る。
と同様に、この実施例によるアナログ・ディジタル変換
器１０は、８チャンネルの内蔵のアナログ入力端子１に
応じて、８つのＡ／Ｄ変換結果格納レジスタ２２ａ〜２
２ｈを有しており、内蔵チャンネルを用いた動作におい
ては、これらのＡ／Ｄ変換結果格納レジスタ２２ａ〜２
２ｈのＡ／Ｄ変換結果ビット２３にはチャンネルＣＨ０
からチャンネルＣＨ７の値が記憶される。この際、各Ａ
／Ｄ変換結果格納レジスタ２２ａ〜２２ｈの変換チャン
ネル表示ビット２５のビットｂ１０〜ｂ１２には、その
時のチャンネルコントロール信号の３つのビットｂ０〜
ｂ２と同一の値が書き込まれ、ビットｂ１３には、内蔵
チャンネルであることを示す論理レベル“０”が記憶さ
れる。一方、図２に示すような拡張チャンネルの拡張ア
ナログ入力端子１２を介して入力されたアナログ信号の
Ａ／Ｄ変換結果の場合は、Ａ／Ｄ変換結果格納レジスタ
２２ａ〜２２ｈの中の対応する１つのレジスタの変換チ
ャンネル表示ビット２５のビットｂ１０〜ｂ１２にその
時のチャンネルコントロール信号の３つのビットｂ０〜
ｂ２と同一の値が書き込まれ、ビットｂ１３に論理レベ
ル“１”が書き込まれて、変換結果がそのＡ／Ｄ変換結
果格納レジスタのＡ／Ｄ変換結果ビット２３に記憶され
る。
【００４２】このように、変換チャンネル表示ビット２
５のデジタル値を確認することによってＡ／Ｄ変換され
た結果のチャンネル番号とともに内蔵チャンネルのもの
か又は拡張チャンネルのものかであるかを知ることがで
きるので、ソフトウェアによってどのチャンネルの変換
結果であるかを監視する必要が無くなる。
５のデジタル値を確認することによってＡ／Ｄ変換され
た結果のチャンネル番号とともに内蔵チャンネルのもの
か又は拡張チャンネルのものかであるかを知ることがで
きるので、ソフトウェアによってどのチャンネルの変換
結果であるかを監視する必要が無くなる。
【００４３】実施例６．図７は、この発明の実施例６に
よるアナログ・ディジタル変換器のＡ／Ｄ逐次近似レジ
スタ及びＡ／Ｄ変換結果格納レジスタの構成を示す図で
あり、図において、図１、図５及び図６と同一符号は同
一又は相当する部分を示し、その説明は省略する。ま
た、２６は入力端子がＡ／Ｄコンバータ４の出力端子に
接続されたＡ／Ｄ逐次近似レジスタ（以下、ＳＡＲとい
う）である。この実施例によるアナログ・ディジタル変
換器は、図１に示す上記実施例１のものと同一の構成を
有しており、内蔵チャンネル及び拡張チャンネルを用い
た動作は同一であるので、以下、重複説明は省略する。
よるアナログ・ディジタル変換器のＡ／Ｄ逐次近似レジ
スタ及びＡ／Ｄ変換結果格納レジスタの構成を示す図で
あり、図において、図１、図５及び図６と同一符号は同
一又は相当する部分を示し、その説明は省略する。ま
た、２６は入力端子がＡ／Ｄコンバータ４の出力端子に
接続されたＡ／Ｄ逐次近似レジスタ（以下、ＳＡＲとい
う）である。この実施例によるアナログ・ディジタル変
換器は、図１に示す上記実施例１のものと同一の構成を
有しており、内蔵チャンネル及び拡張チャンネルを用い
た動作は同一であるので、以下、重複説明は省略する。
【００４４】次に動作について説明する。ＳＡＲ２６の
上位４ビットは、上記実施例５の８つのＡ／Ｄ変換結果
格納レジスタ２２ａ〜２２ｈと同様に、変換チャンネル
表示ビット２５であり、下位１０ビットはＡ／Ｄ変換結
果ビット２３である。内蔵チャンネルを用いた動作にお
いては、ＳＡＲ２６のＡ／Ｄ変換結果ビット２３には内
蔵のチャンネルＣＨ０からチャンネルＣＨ７のいずれか
のアナログ入力端子１に入力されたアナログ信号のＡ／
Ｄ変換値が記憶される。この際、上位の変換チャンネル
表示ビット２５のビットｂ１０〜ｂ１２には、その時の
チャンネルコントロール信号の３つのビットｂ０〜ｂ２
と同一の値が予め書き込まれ、ビットｂ１３には、内蔵
チャンネルであることを示す論理レベル“０”が予め記
憶されている。一方、図２に示すような拡張チャンネル
の拡張アナログ入力端子１２を介して入力されたアナロ
グ信号のＡ／Ｄ変換結果の場合は、ＳＡＲ２６の変換チ
ャンネル表示ビット２５のビットｂ１０〜ｂ１２にその
時のチャンネルコントロール信号の３つのビットｂ０〜
ｂ２と同一の値が予め書き込まれ、ビットｂ１３に論理
レベル“１”が予め書き込まれて、変換結果が下位のＡ
／Ｄ変換結果ビット２３に記憶される。
上位４ビットは、上記実施例５の８つのＡ／Ｄ変換結果
格納レジスタ２２ａ〜２２ｈと同様に、変換チャンネル
表示ビット２５であり、下位１０ビットはＡ／Ｄ変換結
果ビット２３である。内蔵チャンネルを用いた動作にお
いては、ＳＡＲ２６のＡ／Ｄ変換結果ビット２３には内
蔵のチャンネルＣＨ０からチャンネルＣＨ７のいずれか
のアナログ入力端子１に入力されたアナログ信号のＡ／
Ｄ変換値が記憶される。この際、上位の変換チャンネル
表示ビット２５のビットｂ１０〜ｂ１２には、その時の
チャンネルコントロール信号の３つのビットｂ０〜ｂ２
と同一の値が予め書き込まれ、ビットｂ１３には、内蔵
チャンネルであることを示す論理レベル“０”が予め記
憶されている。一方、図２に示すような拡張チャンネル
の拡張アナログ入力端子１２を介して入力されたアナロ
グ信号のＡ／Ｄ変換結果の場合は、ＳＡＲ２６の変換チ
ャンネル表示ビット２５のビットｂ１０〜ｂ１２にその
時のチャンネルコントロール信号の３つのビットｂ０〜
ｂ２と同一の値が予め書き込まれ、ビットｂ１３に論理
レベル“１”が予め書き込まれて、変換結果が下位のＡ
／Ｄ変換結果ビット２３に記憶される。
【００４５】次に、ＳＡＲ２６の内容はそのままＡ／Ｄ
変換結果格納レジスタ２２ａ〜２２ｈの中の対応する１
つのレジスタに転送される。即ち、Ａ／Ｄ変換結果格納
レジスタ２２ａ〜２２ｈの中の対応する１つのレジスタ
のＡ／Ｄ変換結果ビット２３にＡ／Ｄ変換値が記憶され
る。この際、そのＡ／Ｄ変換結果格納レジスタの変換チ
ャンネル表示ビット２５のビットｂ１０〜ｂ１２には、
その時のチャンネルコントロール信号の３つのビットｂ
０〜ｂ２と同一の値が書き込まれ、ビットｂ１３には、
内蔵チャンネルであることを示す論理レベル“０”が記
憶される。一方、図２に示すような拡張チャンネルの拡
張アナログ入力端子１２を介して入力されたアナログ信
号のＡ／Ｄ変換結果の場合は、Ａ／Ｄ変換結果格納レジ
スタ２２ａ〜２２ｈの対応するいずれかの変換チャンネ
ル表示ビット２５のビットｂ１０〜ｂ１２にその時のチ
ャンネルコントロール信号の３つのビットｂ０〜ｂ２と
同一の値が書き込まれ、ビットｂ１３に論理レベル
“１”が書き込まれて、変換結果がそのＡ／Ｄ変換結果
格納レジスタのＡ／Ｄ変換結果ビット２３に記憶され
る。
変換結果格納レジスタ２２ａ〜２２ｈの中の対応する１
つのレジスタに転送される。即ち、Ａ／Ｄ変換結果格納
レジスタ２２ａ〜２２ｈの中の対応する１つのレジスタ
のＡ／Ｄ変換結果ビット２３にＡ／Ｄ変換値が記憶され
る。この際、そのＡ／Ｄ変換結果格納レジスタの変換チ
ャンネル表示ビット２５のビットｂ１０〜ｂ１２には、
その時のチャンネルコントロール信号の３つのビットｂ
０〜ｂ２と同一の値が書き込まれ、ビットｂ１３には、
内蔵チャンネルであることを示す論理レベル“０”が記
憶される。一方、図２に示すような拡張チャンネルの拡
張アナログ入力端子１２を介して入力されたアナログ信
号のＡ／Ｄ変換結果の場合は、Ａ／Ｄ変換結果格納レジ
スタ２２ａ〜２２ｈの対応するいずれかの変換チャンネ
ル表示ビット２５のビットｂ１０〜ｂ１２にその時のチ
ャンネルコントロール信号の３つのビットｂ０〜ｂ２と
同一の値が書き込まれ、ビットｂ１３に論理レベル
“１”が書き込まれて、変換結果がそのＡ／Ｄ変換結果
格納レジスタのＡ／Ｄ変換結果ビット２３に記憶され
る。
【００４６】このように、ＳＡＲ２６及びＡ／Ｄ変換結
果格納レジスタ２２ａ〜２２ｈの変換チャンネル表示ビ
ット２５のディジタル値を確認することによってＡ／Ｄ
変換された結果のチャンネル番号とともに内蔵チャンネ
ルのものか又は拡張チャンネルのものかであるかを知る
ことができるので、ソフトウェアによってどのチャンネ
ルの変換結果であるかを監視する必要が無くなる。
果格納レジスタ２２ａ〜２２ｈの変換チャンネル表示ビ
ット２５のディジタル値を確認することによってＡ／Ｄ
変換された結果のチャンネル番号とともに内蔵チャンネ
ルのものか又は拡張チャンネルのものかであるかを知る
ことができるので、ソフトウェアによってどのチャンネ
ルの変換結果であるかを監視する必要が無くなる。
【００４７】実施例７．図８は、この発明の実施例７に
よるアナログ・ディジタル変換器の構成を示すブロック
図であり、図において、図１と同一符号は同一又は相当
する部分を示し、その説明は省略する。３０はチャンネ
ルコントロール信号３を外部にシリアルに送信するべく
一旦記憶する送信バッファレジスタ、３１は送信バッフ
ァレジスタ３０に記憶されたチャンネルコントロール信
号３をシリアルに出力する送信シフトレジスタ、３２は
Ａ／Ｄスタート信号、３３は拡張チャンネルを選択する
拡張チャンネル選択信号６を受信するとＡ／Ｄスタート
信号に応答して送信シフトレジスタ３１を動作させてチ
ャンネルコントロール信号３の送信を開始する送信制御
回路、３４は送信シフトレジスタ３１からシリアルに出
力されるチャンネルコントロール信号３を外部に出力す
るシリアル・チャンネルコントロール信号出力端子であ
る。尚、出力手段は、送信バッファレジスタ３０、送信
シフトレジスタ３１、送信制御回路３３及びシリアル・
チャンネルコントロール信号出力端子３４から構成され
る。
よるアナログ・ディジタル変換器の構成を示すブロック
図であり、図において、図１と同一符号は同一又は相当
する部分を示し、その説明は省略する。３０はチャンネ
ルコントロール信号３を外部にシリアルに送信するべく
一旦記憶する送信バッファレジスタ、３１は送信バッフ
ァレジスタ３０に記憶されたチャンネルコントロール信
号３をシリアルに出力する送信シフトレジスタ、３２は
Ａ／Ｄスタート信号、３３は拡張チャンネルを選択する
拡張チャンネル選択信号６を受信するとＡ／Ｄスタート
信号に応答して送信シフトレジスタ３１を動作させてチ
ャンネルコントロール信号３の送信を開始する送信制御
回路、３４は送信シフトレジスタ３１からシリアルに出
力されるチャンネルコントロール信号３を外部に出力す
るシリアル・チャンネルコントロール信号出力端子であ
る。尚、出力手段は、送信バッファレジスタ３０、送信
シフトレジスタ３１、送信制御回路３３及びシリアル・
チャンネルコントロール信号出力端子３４から構成され
る。
【００４８】次に動作について説明する。この実施例に
よるアナログ・ディジタル変換器の内蔵入力チャンネル
を用いた動作は図１に示す実施例１のものと同一である
ので、以下、重複説明は省略する。
よるアナログ・ディジタル変換器の内蔵入力チャンネル
を用いた動作は図１に示す実施例１のものと同一である
ので、以下、重複説明は省略する。
【００４９】実施例１において述べたように、拡張チャ
ンネル選択信号６がハイレベルの信号であると、スイッ
チ群５は、３ビットのチャンネルコントロール信号３を
送信バッファレジスタ３０へ供給するようにスイッチン
グする。従って、この場合には、デコード回路７からマ
ルチプレクサ２へは内蔵チャンネルセレクタ信号Ｓ０〜
Ｓ７は出力されない。拡張チャンネル選択信号６は、同
時に、ＯＲゲート回路９の１つの入力端子に入力される
と、ハイレベルの信号がＯＲゲート回路９から出力さ
れ、さらにマルチプレクサ２のチャンネルＣＨ０のスイ
ッチ及び送信制御回路３３に印加されてこのスイッチを
オンとするとともに、送信制御回路３３をイネーブルと
する。Ａ／Ｄスタート信号３２が送信制御回路３３に印
加されると、送信制御回路３３は送信シフトレジスタ３
１を制御して、送信バッファレジスタ３０に記憶された
チャンネルコントロール信号３をシリアルにシリアル・
チャンネルコントロール信号出力端子３４を介して外部
のデコード回路へと出力する。
ンネル選択信号６がハイレベルの信号であると、スイッ
チ群５は、３ビットのチャンネルコントロール信号３を
送信バッファレジスタ３０へ供給するようにスイッチン
グする。従って、この場合には、デコード回路７からマ
ルチプレクサ２へは内蔵チャンネルセレクタ信号Ｓ０〜
Ｓ７は出力されない。拡張チャンネル選択信号６は、同
時に、ＯＲゲート回路９の１つの入力端子に入力される
と、ハイレベルの信号がＯＲゲート回路９から出力さ
れ、さらにマルチプレクサ２のチャンネルＣＨ０のスイ
ッチ及び送信制御回路３３に印加されてこのスイッチを
オンとするとともに、送信制御回路３３をイネーブルと
する。Ａ／Ｄスタート信号３２が送信制御回路３３に印
加されると、送信制御回路３３は送信シフトレジスタ３
１を制御して、送信バッファレジスタ３０に記憶された
チャンネルコントロール信号３をシリアルにシリアル・
チャンネルコントロール信号出力端子３４を介して外部
のデコード回路へと出力する。
【００５０】次に、外部のデコード回路に含まれる複数
の拡張アナログ入力端子のいずれかに入力されるアナロ
グ信号がチャンネルＣＨ０のアナログ入力端子１に入力
され、マルチプレクサ２を経てＡ／Ｄコンバータ４に入
力される。こうして、Ａ／Ｄコンバータ４により外部の
拡張アナログ入力端子に入力されたアナログ信号がＡ／
Ｄ変換される。
の拡張アナログ入力端子のいずれかに入力されるアナロ
グ信号がチャンネルＣＨ０のアナログ入力端子１に入力
され、マルチプレクサ２を経てＡ／Ｄコンバータ４に入
力される。こうして、Ａ／Ｄコンバータ４により外部の
拡張アナログ入力端子に入力されたアナログ信号がＡ／
Ｄ変換される。
【００５１】拡張チャンネル選択信号６は、ソフトウェ
アにより制御される。従って、外部装置のデコード回路
に含まれる拡張アナログ入力端子に入力したアナログ信
号をＡ／Ｄ変換する場合に、ソフトウェアにより拡張チ
ャンネル選択信号６をハイレベルに遷移し、再度内蔵の
複数のアナログ入力端子１のいずれかに入力したアナロ
グ信号をＡ／Ｄ変換する場合に、ローレベルに遷移す
る。
アにより制御される。従って、外部装置のデコード回路
に含まれる拡張アナログ入力端子に入力したアナログ信
号をＡ／Ｄ変換する場合に、ソフトウェアにより拡張チ
ャンネル選択信号６をハイレベルに遷移し、再度内蔵の
複数のアナログ入力端子１のいずれかに入力したアナロ
グ信号をＡ／Ｄ変換する場合に、ローレベルに遷移す
る。
【００５２】この実施例によるアナログ・ディジタル変
換器に応じて外部に設けられる、デコード回路は、基本
的には図２に示した構成を有するが、チャンネルコント
ロール信号入力端子は１つでよく、例えば、シリアルに
送信されてきたチャンネルコントロール信号をパラレル
な３ビットの信号に変換する回路が必要となる。
換器に応じて外部に設けられる、デコード回路は、基本
的には図２に示した構成を有するが、チャンネルコント
ロール信号入力端子は１つでよく、例えば、シリアルに
送信されてきたチャンネルコントロール信号をパラレル
な３ビットの信号に変換する回路が必要となる。
【００５３】この実施例によれば、複数ビットから成る
チャンネルコントロール信号３の出力端子を１本で実現
でき、アナログ・ディジタル変換器の構成を簡素化でき
る。
チャンネルコントロール信号３の出力端子を１本で実現
でき、アナログ・ディジタル変換器の構成を簡素化でき
る。
【００５４】
【発明の効果】以上のように、請求項１の発明によれ
ば、拡張チャンネル選択信号を受信すると、デコード回
路に出力しているチャンネルコントロール信号を外部に
切り換えて出力し、且つ複数のアナログ入力端子の所定
の１つを選択してＡ／Ｄ変換入力とすべくマルチプレク
サを制御する拡張チャンネル制御手段を備えるように構
成したので、アナログ入力端子の数を増大させることな
く、特定のアナログ入力端子を介して入力したアナログ
信号を処理してアナログ入力チャンネル数を実質的に増
大できる効果がある。
ば、拡張チャンネル選択信号を受信すると、デコード回
路に出力しているチャンネルコントロール信号を外部に
切り換えて出力し、且つ複数のアナログ入力端子の所定
の１つを選択してＡ／Ｄ変換入力とすべくマルチプレク
サを制御する拡張チャンネル制御手段を備えるように構
成したので、アナログ入力端子の数を増大させることな
く、特定のアナログ入力端子を介して入力したアナログ
信号を処理してアナログ入力チャンネル数を実質的に増
大できる効果がある。
【００５５】請求項２の発明によれば、チャンネルコン
トロール信号の論理レベルを決定するチャンネル選択レ
ジスタの１つの空きビットが、拡張チャンネル選択信号
を制御するデータに割り当てられているように構成した
ので、自動的に内蔵のアナログ入力端子から特定のアナ
ログ入力端子を介して拡張アナログ入力端子へと切り換
えることができる効果がある。
トロール信号の論理レベルを決定するチャンネル選択レ
ジスタの１つの空きビットが、拡張チャンネル選択信号
を制御するデータに割り当てられているように構成した
ので、自動的に内蔵のアナログ入力端子から特定のアナ
ログ入力端子を介して拡張アナログ入力端子へと切り換
えることができる効果がある。
【００５６】請求項３の発明によれば、拡張チャンネル
選択信号を受信する制御入力端子を備えるように構成し
たので、ソフトウェアの負荷を軽減できる効果がある。
選択信号を受信する制御入力端子を備えるように構成し
たので、ソフトウェアの負荷を軽減できる効果がある。
【００５７】請求項４の発明によれば、各Ａ／Ｄ変換結
果格納レジスタの１つの空きビットが、拡張チャンネル
制御手段の制御により所定のアナログ入力端子で受信し
たアナログ信号をＡ／Ｄ変換したものであるか否かを示
すデータに割り当てるように構成したので、ソフトウェ
アによってどのチャンネルの変換結果であるかを監視す
ることなく、Ａ／Ｄ変換された結果が内蔵チャンネルの
ものか又は拡張チャンネルのものかであるかを知ること
ができる効果がある。
果格納レジスタの１つの空きビットが、拡張チャンネル
制御手段の制御により所定のアナログ入力端子で受信し
たアナログ信号をＡ／Ｄ変換したものであるか否かを示
すデータに割り当てるように構成したので、ソフトウェ
アによってどのチャンネルの変換結果であるかを監視す
ることなく、Ａ／Ｄ変換された結果が内蔵チャンネルの
ものか又は拡張チャンネルのものかであるかを知ること
ができる効果がある。
【００５８】請求項５の発明によれば、各Ａ／Ｄ変換結
果格納レジスタの複数の空きビットが、拡張チャンネル
制御手段の制御により所定のアナログ入力端子で受信し
たアナログ信号をＡ／Ｄ変換したものであるか否かを示
すデータとチャンネルコントロール信号の論理レベルを
示すデータとに割り当てるように構成したので、ソフト
ウェアによってどのチャンネルの変換結果であるかを監
視することなく、チャンネル番号とともにＡ／Ｄ変換さ
れた結果が内蔵チャンネルのものか又は拡張チャンネル
のものであるかを知ることができる効果がある。
果格納レジスタの複数の空きビットが、拡張チャンネル
制御手段の制御により所定のアナログ入力端子で受信し
たアナログ信号をＡ／Ｄ変換したものであるか否かを示
すデータとチャンネルコントロール信号の論理レベルを
示すデータとに割り当てるように構成したので、ソフト
ウェアによってどのチャンネルの変換結果であるかを監
視することなく、チャンネル番号とともにＡ／Ｄ変換さ
れた結果が内蔵チャンネルのものか又は拡張チャンネル
のものであるかを知ることができる効果がある。
【００５９】請求項６の発明によれば、複数の空きビッ
トが拡張チャンネル制御手段の制御により所定のアナロ
グ入力端子で受信したアナログ信号をＡ／Ｄ変換したも
のであるか否かを示すデータとチャンネルコントロール
信号の論理レベルを示すデータとに割り当てられたＡ／
Ｄ逐次近似レジスタを備えており、Ａ／Ｄ逐次近似レジ
スタに記憶されたデータはそのままＡ／Ｄ変換結果格納
レジスタのいずれかに転送されるように構成したので、
ソフトウェアによってどのチャンネルの変換結果である
かを監視することなく、チャンネル番号とともにＡ／Ｄ
変換された結果が内蔵チャンネルのものか又は拡張チャ
ンネルのものであるかを知ることができる効果がある。
トが拡張チャンネル制御手段の制御により所定のアナロ
グ入力端子で受信したアナログ信号をＡ／Ｄ変換したも
のであるか否かを示すデータとチャンネルコントロール
信号の論理レベルを示すデータとに割り当てられたＡ／
Ｄ逐次近似レジスタを備えており、Ａ／Ｄ逐次近似レジ
スタに記憶されたデータはそのままＡ／Ｄ変換結果格納
レジスタのいずれかに転送されるように構成したので、
ソフトウェアによってどのチャンネルの変換結果である
かを監視することなく、チャンネル番号とともにＡ／Ｄ
変換された結果が内蔵チャンネルのものか又は拡張チャ
ンネルのものであるかを知ることができる効果がある。
【００６０】請求項７の発明によれば、拡張チャンネル
制御手段の制御により受信したチャンネルコントロール
信号を外部にパラレルに出力する出力端子を備えるよう
に構成したので、通常複数ビットから成るチャンネルコ
ントロール信号をシリアル信号に変換する回路を設ける
必要がなく、回路構成を簡素化できる効果がある。
制御手段の制御により受信したチャンネルコントロール
信号を外部にパラレルに出力する出力端子を備えるよう
に構成したので、通常複数ビットから成るチャンネルコ
ントロール信号をシリアル信号に変換する回路を設ける
必要がなく、回路構成を簡素化できる効果がある。
【００６１】請求項８の発明によれば、拡張チャンネル
制御手段の制御により受信したチャンネルコントロール
信号を外部にシリアルに出力する出力手段を備えるよう
に構成したので、出力端子の数を削減できる効果があ
る。
制御手段の制御により受信したチャンネルコントロール
信号を外部にシリアルに出力する出力手段を備えるよう
に構成したので、出力端子の数を削減できる効果があ
る。
【００６２】請求項９の発明によれば、拡張チャンネル
選択信号を受信すると、第１のデコード回路に出力して
いるチャンネルコントロール信号を第２のデコード回路
へと切り換えて出力し、且つ複数のアナログ入力端子の
所定の１つを選択してＡ／Ｄ変換入力とすべくマルチプ
レクサを制御する拡張チャンネル制御手段を備えるよう
に構成したので、外部装置にデコード回路を設ける必要
がなく、外部装置の構成を簡素化できる効果がある。
選択信号を受信すると、第１のデコード回路に出力して
いるチャンネルコントロール信号を第２のデコード回路
へと切り換えて出力し、且つ複数のアナログ入力端子の
所定の１つを選択してＡ／Ｄ変換入力とすべくマルチプ
レクサを制御する拡張チャンネル制御手段を備えるよう
に構成したので、外部装置にデコード回路を設ける必要
がなく、外部装置の構成を簡素化できる効果がある。
【図１】 この発明の実施例１によるアナログ・ディジ
タル変換器の構成を示すブロック図である。
タル変換器の構成を示すブロック図である。
【図２】 図１に示すアナログ・ディジタル変換器の外
部に設けられるデコード回路の一例の構成を示すブロッ
ク図である。
部に設けられるデコード回路の一例の構成を示すブロッ
ク図である。
【図３】 この発明の実施例２によるアナログ・ディジ
タル変換器のチャンネル選択レジスタの構成を示す図で
ある。
タル変換器のチャンネル選択レジスタの構成を示す図で
ある。
【図４】 この発明の実施例３によるアナログ・ディジ
タル変換器の構成を示すブロック図である。
タル変換器の構成を示すブロック図である。
【図５】 この発明の実施例４によるアナログ・ディジ
タル変換器のＡ／Ｄ変換結果格納レジスタの構成を示す
図である。
タル変換器のＡ／Ｄ変換結果格納レジスタの構成を示す
図である。
【図６】 この発明の実施例５によるアナログ・ディジ
タル変換器のＡ／Ｄ変換結果格納レジスタの構成を示す
図である。
タル変換器のＡ／Ｄ変換結果格納レジスタの構成を示す
図である。
【図７】 この発明の実施例６によるアナログ・ディジ
タル変換器のＡ／Ｄ逐次近似レジスタ及びＡ／Ｄ変換結
果格納レジスタの構成を示す図である。
タル変換器のＡ／Ｄ逐次近似レジスタ及びＡ／Ｄ変換結
果格納レジスタの構成を示す図である。
【図８】 この発明の実施例７によるアナログ・ディジ
タル変換器の構成を示すブロック図である。
タル変換器の構成を示すブロック図である。
【図９】 従来のアナログ・ディジタル変換器の構成を
示すブロック図である。
示すブロック図である。
１ アナログ入力端子、２ マルチプレクサ、３ チャ
ンネルコントロール信号、５ スイッチ群（拡張チャン
ネル制御手段）、６ 拡張チャンネル選択信号、７ デ
コード回路、８ チャンネルコントロール信号出力端子
（出力端子）、９ ＯＲゲート回路（拡張チャンネル制
御手段）、１０ アナログ・ディジタル変換器、２０
チャンネル選択レジスタ、２１ 制御入力端子、２２ａ
〜２２ｈＡ／Ｄ変換結果格納レジスタ、２６ ＳＡＲ
（Ａ／Ｄ逐次近似レジスタ）、３０ 送信バッファレジ
スタ（出力手段）、３１ 送信シフトレジスタ（出力手
段）、３３ 送信制御回路（出力手段）、３４ シリア
ル・チャンネルコントロール信号出力端子（出力手
段）、Ｓ０〜Ｓ７ 内蔵チャンネルセレクタ信号（チャ
ンネルセレクタ信号）。
ンネルコントロール信号、５ スイッチ群（拡張チャン
ネル制御手段）、６ 拡張チャンネル選択信号、７ デ
コード回路、８ チャンネルコントロール信号出力端子
（出力端子）、９ ＯＲゲート回路（拡張チャンネル制
御手段）、１０ アナログ・ディジタル変換器、２０
チャンネル選択レジスタ、２１ 制御入力端子、２２ａ
〜２２ｈＡ／Ｄ変換結果格納レジスタ、２６ ＳＡＲ
（Ａ／Ｄ逐次近似レジスタ）、３０ 送信バッファレジ
スタ（出力手段）、３１ 送信シフトレジスタ（出力手
段）、３３ 送信制御回路（出力手段）、３４ シリア
ル・チャンネルコントロール信号出力端子（出力手
段）、Ｓ０〜Ｓ７ 内蔵チャンネルセレクタ信号（チャ
ンネルセレクタ信号）。
フロントページの続き
(56)参考文献 特開 平３−220917（ＪＰ，Ａ)
特開 昭64−62025（ＪＰ，Ａ)
特開 昭58−161420（ＪＰ，Ａ)
特開 昭64−88622（ＪＰ，Ａ)
特開 昭64−51720（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/12
Claims (9)
- 【請求項１】 チャンネルコントロール信号をデコード
しチャンネルセレクタ信号を出力するデコード回路と、
該デコード回路から出力されたチャンネルセレクタ信号
に応じて複数のアナログ入力端子の中から１つを選択
し、選択したアナログ入力端子に印加されたアナログ信
号をＡ／Ｄ変換入力とするマルチプレクサと、拡張チャ
ンネル選択信号を受信すると、前記デコード回路に出力
している前記チャンネルコントロール信号を外部に切り
換えて出力し、且つ前記複数のアナログ入力端子の所定
の１つを選択してＡ／Ｄ変換入力とすべく前記マルチプ
レクサを制御する拡張チャンネル制御手段とを備えたア
ナログ・ディジタル変換器。 - 【請求項２】 前記チャンネルコントロール信号の論理
レベルを決定するチャンネル選択レジスタの１つの空き
ビットが、前記拡張チャンネル選択信号を制御するデー
タに割り当てられていることを特徴とする請求項１記載
のアナログ・ディジタル変換器。 - 【請求項３】 前記拡張チャンネル選択信号を受信する
制御入力端子を備えていることを特徴とする請求項１記
載のアナログ・ディジタル変換器。 - 【請求項４】 前記アナログ入力端子の数と同数のＡ／
Ｄ変換結果格納レジスタを備えており、各前記Ａ／Ｄ変
換結果格納レジスタの１つの空きビットが、前記拡張チ
ャンネル制御手段の制御により前記所定のアナログ入力
端子で受信したアナログ信号をＡ／Ｄ変換したものであ
るか否かを示すデータに割り当てられていることを特徴
とする請求項１から請求項３のいずれか１項記載のアナ
ログ・ディジタル変換器。 - 【請求項５】 前記アナログ入力端子の数と同数のＡ／
Ｄ変換結果格納レジスタを備えており、各前記Ａ／Ｄ変
換結果格納レジスタの複数の空きビットが、前記拡張チ
ャンネル制御手段の制御により前記所定のアナログ入力
端子で受信したアナログ信号をＡ／Ｄ変換したものであ
るか否かを示すデータと前記チャンネルコントロール信
号の論理レベルを示すデータとに割り当てられているこ
とを特徴とする請求項１から請求項３のいずれか１項記
載のアナログ・ディジタル変換器。 - 【請求項６】 Ａ／Ｄ変換結果が一旦格納され、複数の
空きビットが前記拡張チャンネル制御手段の制御により
前記所定のアナログ入力端子で受信したアナログ信号を
Ａ／Ｄ変換したものであるか否かを示すデータと前記チ
ャンネルコントロール信号の論理レベルを示すデータと
に割り当てられたＡ／Ｄ逐次近似レジスタを備えてお
り、前記Ａ／Ｄ逐次近似レジスタに記憶されたデータは
そのまま前記複数のＡ／Ｄ変換結果格納レジスタの中の
対応するレジスタに転送されることを特徴とする請求項
５記載のアナログ・ディジタル変換器。 - 【請求項７】 前記拡張チャンネル制御手段の制御によ
り受信した前記チャンネルコントロール信号を外部にパ
ラレルに出力する出力端子を備えたことを特徴とする請
求項１から請求項６のいずれか１項記載のアナログ・デ
ィジタル変換器。 - 【請求項８】 前記拡張チャンネル制御手段の制御によ
り受信した前記チャンネルコントロール信号を外部にシ
リアルに出力する出力手段を備えたことを特徴とする請
求項１から請求項６のいずれか１項記載のアナログ・デ
ィジタル変換器。 - 【請求項９】 チャンネルコントロール信号をデコード
しチャンネルセレクタ信号を出力する第１のデコード回
路と、前記チャンネルコントロール信号をデコードしチ
ャンネルセレクタ信号を出力端子を介して外部へと出力
する第２のデコード回路と、前記第１のデコード回路か
ら出力されたチャンネルセレクタ信号に応じて複数のア
ナログ入力端子の中から１つを選択し、選択したアナロ
グ入力端子に印加されたアナログ信号をＡ／Ｄ変換入力
とするマルチプレクサと、拡張チャンネル選択信号を受
信すると、前記第１のデコード回路に出力している前記
チャンネルコントロール信号を前記第２のデコード回路
へと切り換えて出力し、且つ前記複数のアナログ入力端
子の所定の１つを選択してＡ／Ｄ変換入力とすべく前記
マルチプレクサを制御する拡張チャンネル制御手段とを
備えたアナログ・ディジタル変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11443195A JP3498106B2 (ja) | 1995-05-12 | 1995-05-12 | アナログ・ディジタル変換器 |
| DE19543881A DE19543881C2 (de) | 1995-05-12 | 1995-11-24 | Analog-Digital-Wandlereinrichtung |
| US08/915,587 US5784020A (en) | 1995-05-12 | 1997-08-21 | Analog-to-digital converting device for increasing the number of analog input channels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11443195A JP3498106B2 (ja) | 1995-05-12 | 1995-05-12 | アナログ・ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307269A JPH08307269A (ja) | 1996-11-22 |
| JP3498106B2 true JP3498106B2 (ja) | 2004-02-16 |
Family
ID=14637551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11443195A Expired - Fee Related JP3498106B2 (ja) | 1995-05-12 | 1995-05-12 | アナログ・ディジタル変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5784020A (ja) |
| JP (1) | JP3498106B2 (ja) |
| DE (1) | DE19543881C2 (ja) |
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|---|---|---|---|---|
| JPH1175269A (ja) * | 1997-07-01 | 1999-03-16 | Honda Motor Co Ltd | 通信制御装置 |
| US6201492B1 (en) * | 1999-05-28 | 2001-03-13 | Cirrus Logic, Inc. | Techniques for converting a plurality of channels continuously in an A/D converter |
| US6255973B1 (en) * | 1999-08-26 | 2001-07-03 | Analog Devices, Inc. | Address selection circuitry and method using single analog input line |
| US7151656B2 (en) * | 2001-10-17 | 2006-12-19 | Square D Company | Arc fault circuit interrupter system |
| US7068480B2 (en) * | 2001-10-17 | 2006-06-27 | Square D Company | Arc detection using load recognition, harmonic content and broadband noise |
| US7500121B2 (en) * | 2005-09-06 | 2009-03-03 | Microsemi Corp. - Analog Mixed Signal Group Ltd. | System and method for obtaining configuration information based on detected parameters of a remote device |
| DE112014006881T5 (de) * | 2014-08-22 | 2017-05-04 | Mitsubishi Electric Corporation | Bordelektroniksteuereinheit |
| JP6897589B2 (ja) * | 2018-02-01 | 2021-06-30 | オムロン株式会社 | 入力ユニット |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4242436C2 (de) * | 1991-12-20 | 2002-01-31 | Bosch Gmbh Robert | Elektronischer Schaltkreis mit einem Analog/Digital-Wandler |
-
1995
- 1995-05-12 JP JP11443195A patent/JP3498106B2/ja not_active Expired - Fee Related
- 1995-11-24 DE DE19543881A patent/DE19543881C2/de not_active Expired - Fee Related
-
1997
- 1997-08-21 US US08/915,587 patent/US5784020A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08307269A (ja) | 1996-11-22 |
| US5784020A (en) | 1998-07-21 |
| DE19543881A1 (de) | 1996-11-14 |
| DE19543881C2 (de) | 2003-07-17 |
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