JP2865117B2 - Ａ／ｄ変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡ／Ｄ変換回路に関し、
特に複数のアナログ入力信号を順次選択してディジタル
化する機能を有するＡ／Ｄ変換回路に関する。

【０００２】

【従来の技術】Ａ／Ｄ変換回路の中に、複数のアナログ
入力信号を順次選択してディジタル化する機能を有する
ものがある。このようなＡ／Ｄ変換回路では、指定され
たアナログ入力端子（以下、チャネルと称する）からの
入力を順に一定周期ごとに選択し、選択した各アナログ
値に対してそれぞれＡ／Ｄ変換を行い、アナログ値に対
応するディジタル値を出力している。このような機能を
有するＡ／Ｄ変換回路は、ジングルチップマイクロコン
ピュータなどに内蔵されており、産業機器や、民生機器
に広く利用されている。

【０００３】図６に従来のＡ／Ｄ変換回路の構成を示
す。従来のＡ／Ｄ変換回路は、入力セレクタ１と、サン
プル＆ホールド回路２と、タップ・セレクタ３と、電圧
コンパレータ４と、逐次変換レジスタ（以下、ＳＡＲと
称する）５と、Ａ／Ｄ変換結果レジスタ（以下、ＡＤＣ
Ｒと称する）６と、直列抵抗ストリング２０と、制御回
路２３と、クロックカウンタ２４とを有している。

【０００４】入力セレクタ１にはチャネル０〜チャネル
７の８チャネルのアナログ入力信号が供給されている。
入力セレクタ１は８チャネルの中から制御回路２３から
出力されるチャネル選択信号１３によって指定された１
つのチャネルの入力アナログ信号を選択して、選択され
たアナログ信号を出力する。サンプル＆ホールド回路２
は選択されたアナログ信号を一時保持し、保持した電圧
を出力する。

【０００５】直列抵抗ストリング２０は、両端がそれぞ
れ基準電圧入力端子ＡＶ_REF ２１、ＡＶ_SS２２に接続さ
れ、様々な基準電圧を発生している。タップ・セレクタ
３は、直列抵抗ストリング２０が発生する基準電圧の１
つをＳＡＲ５からのタップ・セレクタ制御信号１９によ
り選択し、選択した基準電圧を出力する。電圧コンパレ
ータ４は保持した電圧と選択した基準電圧とを比較し、
比較結果を出力する。ＳＡＲ５はこの比較結果を選択さ
れたアナログ信号に対応するディジタル信号としてラッ
チする。すなわち、直列抵抗ストリング２０とタップ・
セレクタ３と電圧コンパレータ４とＳＡＲ５との組み合
わせは、選択されたアナログ信号をディジタル信号に変
換するＡ／Ｄ変換手段として働く。

【０００６】ＡＤＣＲ６は、上記Ａ／Ｄ変換手段による
Ａ／Ｄ変換終了時に制御回路２３から出力される変換終
了割込み信号１２に応答して、Ａ／Ｄ変換手段の最終変
換結果（ディジタル信号）をラッチする。このラッチし
た内容は、その後ＣＰＵ（図示せず）による読出し信号
１５に応答して、ラッチした内容が内部バス１１を介し
てＣＰＵに読み出される。

【０００７】クロックカウンタ２４はクロック信号２５
に応答してタイミングを生成し、このタイミングに応答
して制御回路２３はＡ／Ｄ変換回路全体を制御する。

【０００８】以下、図６を参照して、従来のＡ／Ｄ変換
回路の動作について説明する。

【０００９】サンプル＆ホールド回路２は、入力セレク
タ１により選択されたアナログ信号を一時保持し、保持
した電圧を出力する。電圧コンパレータ４は、この保持
した電圧とタップ・セレクタ３で選択した基準電圧とを
比較して、その比較結果をＳＡＲ５へ送出する。

【００１０】ここで、制御回路２３からのＳＡＲ制御信
号１４により、ＳＡＲ５はタップ・セレクタ制御信号１
９をタップ・セレクタ３へ送出する。このタップ・セレ
クタ制御信号１９に応答して、タップ・セレクタ３は直
列抵抗ストリング２０が生成する複数の基準電圧のうち
の一つを選択して基準電圧を決定する。直列抵抗ストリ
ング２０は、基準電圧入力端子ＡＶ_REF ２１、ＡＶ_SS２
２間に入力する基準電圧をタップ・セレクタ３より選択
された部位で抵抗分割し、様々な基準電圧を発生するも
のである。ＳＡＲ５は８ビットのレジスタであり、後述
するように、タップ・セレクタ３での基準電圧の選択と
電圧コンパレータ４での電圧比較とを順次繰り返し行わ
せることにより、Ａ／Ｄ変換を行っている。

【００１１】次に、基準電圧の設定方法について説明す
る。

【００１２】まず、ＳＡＲ５は“０１１１１１１１Ｂ”
を出力し、タップ・セレクタ３でＡＶ_REF ２１の１／２
の電圧を基準電圧として選択する。電圧コンパレータ４
はこの基準電圧とサンプル＆ホールド回路２で保持した
電圧との比較を行う。この比較の結果、保持した電圧が
基準電圧よりも高い場合には、ＳＡＲ５の最上位ビット
を“１”（低い場合には“０”）に決定する。

【００１３】次に、今比較したビットから１つ位を下げ
た所のビットを“０”（ＳＡＲ５を“１０１１１１１１
Ｂ”にする）にした所を次の基準値にとり、再び比較を
行う。この比較の結果、保持した電圧が基準電圧よりも
高い場合には、ＳＡＲ５の“０”にしたビットを“１”
（低い場合には“０”）に決定する。以下、これを最下
位ビットまで合計８回変換を繰り返して、サンプル＆ホ
ールド回路２で保持した電圧に逐次近似することによ
り、ＳＡＲ５にＡ／Ｄ変換結果がラッチされる。

【００１４】Ａ／Ｄ変換が終了すると、制御回路２３は
変換終了割込み信号１２を発生して、ＣＰＵに割込み処
理を要求するとともに、ＡＤＣＲ６にＳＡＲ５の内容を
格納する。

【００１５】変換終了割込み信号１２に応答して、ＣＰ
Ｕは割込みプログラムに従って内部バス１１を介して読
出し信号１５をＡＤＣＲ６へ送出して、ＡＤＣＲ６に格
納された内容を読み出す。よって、通常動作時には、読
出し信号１５の発生タイミングは、変換終了割込み信号
１２発生から、次の変換終了割込み信号１２までの間に
発生する。しかしながら、一般的にＣＰＵではＡ／Ｄ変
換回路だけでなく他の複数の周辺回路からの割込みを受
付けて優先順位に従って割込み処理を行うものである。
よって、他の割込み処理により予想以上にＣＰＵが占有
されている場合には、後述する図８に示すように、ＣＰ
Ｕからの読出し信号１２の発生が遅れる場合がある。

【００１６】また、従来のＡ／Ｄ変換回路では、変換終
了割込み信号１２が出力される毎に、制御回路２３がチ
ャネル選択信号１３を入力セレクタ１に供給することに
より、チャネル０からチャネル７までの各チャネルを順
次切り替えてＡ／Ｄ変換している。

【００１７】以下、この場合の動作について、図７を参
照して説明する。

【００１８】図７は、図６のＡ／Ｄ変換回路のＡ／Ｄ変
換、変換終了割込み信号、ＡＤＣＲ６のＡ／Ｄ変換結果
のラッチ、ＣＰＵによる読出し信号の出力タイミング、
ＣＰＵのＡ／Ｄ変換結果のリード、ＣＰＵのチャネル番
号のカウント動作状態を示している。

【００１９】各チャネルのＡ／Ｄ変換が終了する度に、
制御回路２３は変換終了割込み信号１２を出力する。と
同時に、制御回路２３はＡＤＣＲ６に直前の変換結果を
格納し、チャネル選択信号１３を次のチャネルを設定す
るように入力セレクタ１に供給する。その後、ＡＤＣＲ
６が直前のチャネルの変換結果を保持している間に、Ｃ
ＰＵはＡ／Ｄ変換回路がどのチャネルのＡ／Ｄ変換を実
行しているかを管理するためにプログラムによりチャネ
ル番号をカウントする。

【００２０】図９にＡＤＣＲ６のリードとチャネル番号
のカウントを行なうプログラムの一例としてフローチャ
ートを示す。この例では、各チャネルのＡ／Ｄ変換結果
を指定されたメモリ空間に格納していくプログラムを示
している。

【００２１】まず、チャネルカウンタの値が７に等しい
か否かを判断する（ステップＳ１）。もし等しければ
（ステップＳ１のＹＥＳ）、チャネルカウンタの値を０
にする（ステップＳ２）。等しくない場合は（ステップ
Ｓ１のＮＯ）、チャネルカウンタをインクリメントする
（ステップＳ３）。引き続いて、ＡＤＣＲのリードを行
い（ステップＳ４）、リード値をチャネルカウンタの設
定したメモリに退避する（ステップＳ５）。

【００２２】

【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換回路は、Ａ／Ｄ変換終了時に必ず割込み発生、チャ
ネルの更新、ＡＤＣＲの更新を行っている。このため、
Ａ／Ｄ変換を一回行う間にＣＰＵ処理や割込み禁止状態
が終了しない等の原因で、図８に示すように、ＣＰＵに
よる読出しが遅れたときに、ＣＰＵのチャネルカウント
値とＣＰＵに取込むＡ／Ｄ変換結果のチャネルとが一致
しないことがある。この結果、ＣＰＵでは、指定したチ
ャネルとは別のチャネルの変換値を読み込むため、次の
処理段階で正常な動作が行われないという問題点を有す
る。ここで「遅れ」とは、変換終了割込み信号が発生し
た時点で直前の変換終了割込み信号に対するＣＰＵの読
出しが完了していない場合を指す。

【００２３】このため、プログラム設計時にＣＰＵの処
理時間や割込み禁止状態時間を短絡する工夫をしなけれ
ばならず、ソフト開発が困難であるという問題も有して
いる。

【００２４】したがって、本発明の目的は、直前のＡ／
Ｄ変換結果の読出しが遅れた場合でも正しいＡ／Ｄ変換
結果を得ることができるＡ／Ｄ変換回路を提供すること
にある。

【００２５】

【課題を解決するための手段】本発明に係るＡ／Ｄ変換
回路は、複数のアナログ入力信号の一つを順次選択し、
選択されたアナログ信号を出力する選択手段と、選択さ
れたアナログ信号をディジタル信号に変換するＡ／Ｄ変
換手段と、Ａ／Ｄ変換手段の変換終了タイミングで発生
する変換終了割込み信号に応答してディジタル信号を一
時的に保持すると共に通常では前回選択されていたアナ
ログ信号に対するＡ／Ｄ変換手段による前回の変換終了
タイミングで発生する信号の発生時点から今回選択され
たアナログ信号に対するＡ／Ｄ変換手段による今回の変
換終了タイミングで発生する信号の発生時点までの間に
発生する読出し信号に応答してその保持した内容が読み
出されるＡ／Ｄ変換結果レジスタと、を有する。

【００２６】本発明によれば、変換終了タイミングで発
生する信号に応答してアクティブとなり、読出し信号に
応答してインアクティブとなる遅れ検出信号を出力する
検出手段であって、今回選択されたアナログ信号をＡ／
Ｄ変換手段によってディジタル信号に変換終了したとき
の変換終了タイミングで発生する信号が発生するまで
に、前回選択されていたアナログ信号に対応するディジ
タル信号をＡ／Ｄ変換結果レジスタから読み出すために
入力されるべき読出し信号が入力せずにその読出し信号
が遅れたことを検出すると、今回の変換終了タイミング
でもアクティブな遅れ検出信号を出力する検出手段と、
遅れ検出信号がアクティブの状態においては、変換終了
割込み信号を発生せずにＡ／Ｄ変換結果レジスタの内容
を更新せず、以前に保持していた内容を継続して保持さ
せる手段と、を有することを特徴とするＡ／Ｄ変換回路
が得られる。

【００２７】上記Ａ／Ｄ変換回路は、クロック信号に同
期してカウント動作を行い、所定数カウントすると変換
終了タイミングで発生する信号としてオーバーフロー信
号を出力するクロックカウンタを有しても良い。この場
合、上記検出手段はオーバーフロー信号と読出し信号と
によってＡ／Ｄ変換結果レジスタからの読み出しが遅れ
たか否かを検出する。

【００２８】上記Ａ／Ｄ変換回路は、また、遅れ検出信
号がアクティブの状態のときは、選択手段によるアナロ
グ入力信号の切り換えを行わず、遅れ検出信号がインア
クティブの状態のときは、変換終了割込み信号の発生と
同時タイミングで選択手段によるアナログ入力信号の切
り換えを行う手段と、遅れ検出信号がアクティブの状態
のときは、Ａ／Ｄ変換手段に対して継続的に今回選択さ
れたアナログ信号の変換を実行させ、遅れ検出信号がイ
ンアクティブの状態のときは、Ａ／Ｄ変換手段に対して
次回選択されるアナログ信号の変換を実行させる手段
と、を備えても良い。

【００２９】

【００３０】上記Ａ／Ｄ変換回路は、さらに、遅れ検出
信号がアクティブの状態の時にオーバーフロー信号の回
数を計測し、この回数が予め設定された数になったとき
にエラー発生割込み信号を発生する手段を有しても良
い。

【００３１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００３２】［実施例１］図１を参照すると、本発明の
一実施例によるＡ／Ｄ変換回路は、遅れ検出回路９が付
加され、制御回路およびクロックカウンタの動作が後述
するように相違している点を除いて、図６に示されるも
のと同様の構成を有する。したがって、制御回路におよ
びクロックカウンタにそれぞれ参照符号７および８を付
し、図６に示される構成要素と同様の機能を有するもの
には同一の参照符号を付し、それらについては説明を簡
単にするためにその説明は省略する。

【００３３】クロックカウンタ８はクロック信号に同期
してカウント動作を行い、所定数カウントするとオーバ
ーフロー信号１６を出力する。

【００３４】遅れ検出回路９は、オーバーフロー信号１
６とＣＰＵによる読出し信号１５とによってＡＤＣＲ６
からの読み出しが遅れたか否かを検出する。すなわち、
遅れ検出回路９は、選択されたアナログ信号をＡ／Ｄ変
換手段によってディジタル信号に変換終了するまでに、
直前に選択されていたアナログ信号に対応するディジタ
ル信号がＡＤＣＲ６から読み出されるのが遅れたことを
検出すると、遅れ検出信号１７を出力する。換言すれ
ば、遅れ検出回路９は、Ａ／Ｄ変換終了までにＣＰＵに
よる読出しが実行されているか否かを検出する回路であ
る。したがって、遅れ検出回路９は、ＣＰＵによる読出
しが実行されるまで、遅れ検出信号１７をアクティブに
する。

【００３５】制御回路７は、遅れ検出信号１７がアクテ
ィブの状態においては、ＡＤＣＲ６の値を保持し更新を
禁止する。また、アナログ入力信号の切り換えタイミン
グについては、通常時は、変換終了割込み信号１２の発
生と同時タイミングでチャネル選択信号１３を更新し、
入力セレクタ１によりアナログ入力信号の切り換えを行
っているが、「遅れ」が生じた場合は、制御回路７は、
遅れ検出信号１７に応答して、入力セレクタ１によるア
ナログ入力信号の切り換えを禁止し、Ａ／Ｄ変換手段に
対して継続的に変換を実行させる。換言すれば、遅れ検
出信号１７がアクティブになっている時、制御回路７
は、チャネル選択信号１３をそのまま保持し、チャネル
更新を禁止するので、同じチャネルに対して再度変換を
行うことになる。さらに、制御回路７は、選択されたア
ナログ信号がＡ／Ｄ変換手段によってディジタル信号に
変換終了した時点で変換終了割込み信号１２を発生する
が、遅れ検出信号１７に応答して、変換終了割込み信号
１２の発生を禁止する。すなわち、遅れ検出信号１７が
アクティブの状態においては、制御回路７は変換終了割
込み信号１２を発生しない。

【００３６】以下、図２のタイミングチャートを参照し
て本実施例のＡ／Ｄ変換回路の動作について説明する。

【００３７】遅れ検出回路９は、クロックカウンタ８に
よるオーバーフロー信号１６の立下がりを検出すると、
遅れ検出信号１７を立上げる。また、ＣＰＵによる読出
し信号１５の立下がりを検出すると、遅れ検出信号１７
を立上げる。尚、周知のように、クロック信号２５はタ
イミングを計る信号である。このクロック信号２５に同
期して、クロックカウンタ８がＡ／Ｄ変換を行なうイン
ターバルを計っている。そして、クロックカウンタ８
は、Ａ／Ｄ変換を始めるタイミングごとにオーバーフロ
ー信号１６をアクティブにする。

【００３８】通常、制御回路７は、オーバーフロー信号
１６と同期したタイミングで変換終了割込み信号１２を
アクティブにするとともにチャネル選択信号１３を更新
する。しかし、遅れ検出信号１７がアクティブになって
いる間、制御回路７はチャネル選択信号１３の更新を禁
止するとともに、変換終了割込み信号１２を発生しな
い。変換終了割込み信号１２が発生しないので、ＡＤＣ
Ｒ６の内容は更新せず、直前の変換結果を継続して保持
している。

【００３９】ＡＤＣＲ６が直前の変換結果を保持してい
ることにより、ＣＰＵによるＡＤＣＲ６の読出しがＡ／
Ｄ変換終了より遅れても次の読出しがあるまでＡＤＣＲ
６には直前の変換結果が保持される。したがって、ＣＰ
Ｕのチャネルカウント値とＣＰＵに取込む変換値のデー
タのチャネル番号とは一致している。

【００４０】なお、ＣＰＵによるＡＤＣＲ６の読出しが
Ａ／Ｄ変換内に行なわれた場合の動作は従来例と同様で
ある。

【００４１】以上説明したように、本実施例のＡ／Ｄ変
換回路は、ＣＰＵの読出し遅れを検出する遅れ検出回路
９を備え、チャネル更新、変換終了割込み発生、および
ＡＤＣＲ６の更新を禁止することにより、ＣＰＵによる
読出しが遅れてもチャネル番号とＣＰＵのチャネルカウ
ント値とを常に一致させるので、必ず目的とするチャネ
ルの変換値を得ることができる。

【００４２】［実施例２］図３を参照すると、本発明の
他の実施例によるＡ／Ｄ変換回路は、カウンタ１０を有
する点を除いて、図１に示されるものと同様の構成を有
する。したがって、図１に示される構成要素と同様の機
能を有するものには同一の参照符号を付し、それらにつ
いては説明を簡単にするためにその説明は省略する。

【００４３】カウンタ１０はＡＤＣＲ６が一定時間更新
が行なわれなかったことを検出するためのものである。
詳細に述べると、カウンタ１０は、遅れ検出信号１７の
発生時にクロックカウンタ８のオーバーフロー信号１６
を予め設定された回数だけカウントする。一定回数のオ
ーバーフロー信号１６をカウントしたら、カウンタ１０
はエラー発生割込み信号１８を発生する。

【００４４】以下、図３を参照して、本実施例のＡ／Ｄ
変換回路の動作について説明する。本実施例のＡ／Ｄ変
換回路は、ＣＰＵによる読出しがＡ／Ｄ変換中に実行さ
れたときは、従来例と同様の動作を行なう。

【００４５】次に、ＣＰＵによる読出しの遅れがあった
場合の動作について説明する。図１１に示した実施例と
同様に、遅れ検出回路９がＣＰＵによる読出しの遅れを
検出すると、制御回路７が変換終了割込み信号１２の発
生とチャネル選択信号１３の更新とＡＤＣＲ６の更新と
を禁止する。

【００４６】遅れ検出回路９は、遅れ検出信号１７を制
御回路７とカウンタ１０とに出力する。カウンタ１０
は、遅れ検出信号１７がアクティブになっている期間中
に限り、クロックカウンタ８から出力されるオーバーフ
ロー信号１６の発生回数をカウントする。オーバーフロ
ー信号１６は、Ａ／Ｄ変換開始のタイミングで発生する
ので、遅れ検出信号１７の発生中にこの信号の発生回数
をカウントすることにより、ＡＤＣＲ６の更新禁止回数
をカウントできる。カウンタ１０は、オーバーフロー信
号１６の発生回数が設定された回数に達すると、エラー
発生割込み信号１８をアクティブにする。このエラー発
生割込み信号１８により、ＡＤＣＲ６に保持されている
Ａ／Ｄ変換結果が一定時間よりも前のＡ／Ｄ変換結果で
あることをＣＰＵに知らせる。

【００４７】一方、ＣＰＵはこのエラー発生割込み信号
１８に対応した割込み処理プログラムを実行すること
で、次の処理段階で誤動作が行なわれないように、Ａ／
Ｄ変換回路の各部をオールクリアする等の対処すること
ができる。

【００４８】図４に図３のＡ／Ｄ変換回路においてＣＰ
Ｕによるデータの読出し遅れが一定時間内に解消されな
かった場合のタイムチャートを示す。図４に示すよう
に、一定時間内にＣＰＵによる読出し遅れが解消されな
かったとき、カウンタ１０がエラー発生割込み信号１８
を発生する。この例では、ＣＰＵが強制的にＡ／Ｄ変換
回路の各部をリセットし、再びチャネル０から従来の正
常時のタイミングに従ってＡ／Ｄ変換を行なう。

【００４９】次に、図５を参照して、ＣＰＵによるデー
タの読出し遅れが一定時間内に解消された場合の動作に
ついて説明する。

【００５０】遅れ検出回路９が遅れ検出信号１７を発生
してカウンタ１０がオーバーフロー信号１６の発生回数
をカウントしたときに、このカウント値が設定された回
数に満たないうちにＣＰＵによる読出し信号１５が発生
したとする。このとき、遅れ検出回路９が遅れ検出信号
１７をインアクティブにしてカウンタ１０をクリアす
る。遅れ検出信号１７をインアクティブにしたことによ
り、制御回路７が次のＡ／Ｄ変換終了のタイミングで変
換終了割込み信号１２を発生し、チャネル選択信号１３
の更新とＡＤＣＲ６の更新とが行なわれる。以下、再び
Ａ／Ｄ変換を繰り返す。

【００５１】以上説明したように、本実施例のＡ／Ｄ変
換回路は、図１に示した実施例で有する機能の他に、Ｃ
ＰＵの読出しが一定時間行なわれなかった場合に、ＡＤ
ＣＲ６に保持されているＡ／Ｄ変換結果が一定時間以前
のＡ／Ｄ変換結果であることを知らせ、プログラムによ
りそれに対応する処理を行なわせることが可能である。

【００５２】なお、本発明が入力チャネル数、ディジタ
ル化の分解能、ＡＤＣＲ数、Ａ／Ｄ変換方法（逐次比較
型変換方式、積分型変換方式、二重積分型変換方式、並
列比較型変換方式等）に拘らず有効であることは言うま
でもない。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
ＣＰＵによる読出しが遅れても、必ずＣＰＵのチャネル
カウント値とＣＰＵに取込むＡ／Ｄ変換値のチャネル番
号とが一致するので、指定したＡ／Ｄ変換結果を得るこ
とができる。従って、データ処理プロググラム実行時の
誤動作を防止することができるので、装置の信頼性を向
上させることができる。更に、ＣＰＵ処理時間、割込み
禁止時間の制限がないので、ソフト開発が容易になると
いう効果がある。

【００５４】また、Ａ／Ｄ変換結果が一定時間より前の
古いデータであると応答性の良い処理ができなくなる
が、本発明では、ＣＰＵによる読出しが大幅に遅れた場
合にエラー発生割込みを発生させることにより、Ａ／Ｄ
変換回路の初期化、再設定を行なうことが可能となっ
た。このエラー発生割込み処理を追加することによっ
て、より一層信頼性を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるＡ／Ｄ変換回路を
示すブロック図である。

【図２】図１のＡ／Ｄ変換回路においてＣＰＵによるデ
ータの読出しが遅れた場合の動作を示すタイムチャート
である。

【図３】本発明の第２の実施例によるＡ／Ｄ変換回路を
示すブロック図である。

【図４】図３のＡ／Ｄ変換回路においてＣＰＵによるデ
ータの読出し遅れが一定時間内に解消されなかった場合
の動作を示すタイムチャートである。

【図５】図３のＡ／Ｄ変換回路においてＣＰＵによるデ
ータの読出し遅れが一定時間内に解消された場合の動作
を示すタイムチャートである。

【図６】従来のＡ／Ｄ変換回路を示すブロック図であ
る。

【図７】図６のＡ／Ｄ変換回路の正常時の動作を示すタ
イムチャートである。

【図８】図６のＡ／Ｄ変換回路においてＣＰＵの読出し
遅れ発生時の動作を示すタイムチャートである。

【図９】図６のＡ／Ｄ変換回路においてＡＤＣＲのリー
ドとチャネル番号のカウントを行なうプログラムの一例
を示すフローチャートである。

【符号の説明】

１ 入力セククタ ２ サンプル＆ホールド回路 ３ タップ・セレクタ ４ 電圧コンパレータ ５ 逐次変換レジスタ（ＳＡＲ） ６ Ａ／Ｄ変換結果レジスタ（ＡＤＣＲ） ７ 制御回路 ８ クロックカウンタ ９ 遅れ検出回路 １０ カウンタ １１ 内部バス

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 1/00 - 1/88 G06F 3/05

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数のアナログ入力信号の一つを順次選
   択し、選択されたアナログ信号を出力する選択手段と、
   前記選択されたアナログ信号をディジタル信号に変換す
   るＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段の変換終了タ
   イミングで発生する変換終了割込み信号に応答して前記
   ディジタル信号を一時的に保持すると共に通常では前回
   選択されていたアナログ信号に対する前記Ａ／Ｄ変換手
   段による前回の変換終了タイミングで発生する信号の発
   生時点から今回選択されたアナログ信号に対する前記Ａ
   ／Ｄ変換手段による今回の変換終了タイミングで発生す
   る信号の発生時点までの間に発生する読出し信号に応答
   して該保持した内容が読み出されるＡ／Ｄ変換結果レジ
   スタと、を有するＡ／Ｄ変換回路において、前記変換終了タイミングで発生する信号に応答してアク
   ティブとなり、前記読出し信号に応答してインアクティ
   ブとなる遅れ検出信号を出力する検出手段であって、 前
   記今回選択されたアナログ信号を前記Ａ／Ｄ変換手段に
   よってディジタル信号に変換終了したときの変換終了タ
   イミングで発生する信号が発生するまでに、前記前回選
   択されていたアナログ信号に対応するディジタル信号を
   前記Ａ／Ｄ変換結果レジスタから読み出すために入力さ
   れるべき前記読出し信号が入力せずに該読出し信号が遅
   れたことを検出すると、前記今回の変換終了タイミング
   でもアクティブな遅れ検出信号を出力する検出手段と、 前記遅れ検出信号がアクティブの状態においては、前記
   変換終了割込み信号を発生せずに前記Ａ／Ｄ変換結果レ
   ジスタの内容を更新せず、以前に保持していた内容を継
   続して保持させる手段と、 を有することを特徴とするＡ／Ｄ変換回路。
2. 【請求項２】 クロック信号に同期してカウント動作を
   行い、所定数カウントすると前記変換終了タイミングで
   発生する信号としてオーバーフロー信号を出力するクロ
   ックカウンタを有し、前記検出手段は前記オーバーフロ
   ー信号と前記読出し信号とによって前記Ａ／Ｄ変換結果
   レジスタからの読み出しが遅れたか否かを検出すること
   を特徴とする請求項１に記載のＡ／Ｄ変換回路。
3. 【請求項３】 前記遅れ検出信号がアクティブの状態の
   ときは、前記選択手段によるアナログ入力信号の切り換
   えを行わず、前記遅れ検出信号がインアクテ ィブの状態
   のときは、前記変換終了割込み信号の発生と同時タイミ
   ングで前記選択手段によるアナログ入力信号の切り換え
   を行う手段と、 前記遅れ検出信号がアクティブの状態のときは、前記Ａ
   ／Ｄ変換手段に対して継続的に前記今回選択されたアナ
   ログ信号の変換を実行させ、前記遅れ検出信号がインア
   クティブの状態のときは、前記Ａ／Ｄ変換手段に対して
   次回選択されるアナログ信号の変換を実行させる手段
   と、 を備えたことを特徴とする請求項１または２記載のＡ／
   Ｄ変換回路。
4. 【請求項４】 前記遅れ検出信号がアクティブの状態の
   時に前記オーバーフロー信号の回数を計測し、該回数が
   予め設定された数になったときにエラー発生割込み信号
   を発生する手段を有する請求項２に記載のＡ／Ｄ変換回
   路。