JP3111431B2 - 入力インタフェース回路 - Google Patents
入力インタフェース回路Info
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- JP3111431B2 JP3111431B2 JP03301962A JP30196291A JP3111431B2 JP 3111431 B2 JP3111431 B2 JP 3111431B2 JP 03301962 A JP03301962 A JP 03301962A JP 30196291 A JP30196291 A JP 30196291A JP 3111431 B2 JP3111431 B2 JP 3111431B2
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理回
路を含む機器等における、複数のしきい値により入力信
号を多値化する入力インタフェース回路に関する。
路を含む機器等における、複数のしきい値により入力信
号を多値化する入力インタフェース回路に関する。
【０００２】
【従来の技術】ディジタル信号処理回路を含む機器等に
おける入力インタフェース回路では、最近、入力信号の
信頼性を高めるために、スレショルド電圧値の異なるコ
ンパレータを複数台パラレルに接続等して、入力信号を
３値化して後段の処理回路で判定する方式がみられる。
おける入力インタフェース回路では、最近、入力信号の
信頼性を高めるために、スレショルド電圧値の異なるコ
ンパレータを複数台パラレルに接続等して、入力信号を
３値化して後段の処理回路で判定する方式がみられる。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の方式では、入力信号を３値化するためにスレショル
ド電圧値の異なるコンパレータ等のアナログ素子を複数
台用いる必要があるため、コストが高くなると共に、実
装面積が大きくなってしまうという問題がある。
来の方式では、入力信号を３値化するためにスレショル
ド電圧値の異なるコンパレータ等のアナログ素子を複数
台用いる必要があるため、コストが高くなると共に、実
装面積が大きくなってしまうという問題がある。
【０００４】そこで、本発明は上記問題に着目してなさ
れたもので、コストおよび実装面積が増加せずに、複数
のスレショルド電圧値により入力信号を多値化できる入
力インタフェース回路を提供することを目的とする。
れたもので、コストおよび実装面積が増加せずに、複数
のスレショルド電圧値により入力信号を多値化できる入
力インタフェース回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、入力信号を多値化する入力インタフェ
ース回路において、入力信号をパルス化する際のパルス
波形立上時のスレショルド電圧値と、パルス波形立下時
のスレショルド電圧値とが異なり、この両スレショルド
電圧値により、入力ラインを介した入力信号を２値化す
る２値化手段と、上記入力ラインに接続されて、この入
力ラインへの出力を上記２値化手段の立上時のスレショ
ルド電圧値以上、立下時のスレショルド電圧値以下、あ
るいはハイインピーダンスにするスリーステート出力手
段と、上記２値化手段が入力信号を入力する前に、上記
スリーステート出力手段から上記入力ラインへの出力
が、立上時のスレショルド電圧値以上あるいは立下時の
スレショルド電圧値以下から、ハイインピーダンスにす
るように制御する制御手段と、を具備したこと特徴とす
る。
め、本発明では、入力信号を多値化する入力インタフェ
ース回路において、入力信号をパルス化する際のパルス
波形立上時のスレショルド電圧値と、パルス波形立下時
のスレショルド電圧値とが異なり、この両スレショルド
電圧値により、入力ラインを介した入力信号を２値化す
る２値化手段と、上記入力ラインに接続されて、この入
力ラインへの出力を上記２値化手段の立上時のスレショ
ルド電圧値以上、立下時のスレショルド電圧値以下、あ
るいはハイインピーダンスにするスリーステート出力手
段と、上記２値化手段が入力信号を入力する前に、上記
スリーステート出力手段から上記入力ラインへの出力
が、立上時のスレショルド電圧値以上あるいは立下時の
スレショルド電圧値以下から、ハイインピーダンスにす
るように制御する制御手段と、を具備したこと特徴とす
る。
【０００６】
【作用】本発明では、制御手段の制御により、２値化手
段が入力信号を入力する前に、スリーステート出力手段
が入力ラインへの出力を立上時のスレショルド電圧値以
上あるいは立下時のスレショルド電圧値以下にセットす
ることにより、２値化手段の出力を立上（オン）状態、
あるいは立下（オフ）状態へセットできる。
段が入力信号を入力する前に、スリーステート出力手段
が入力ラインへの出力を立上時のスレショルド電圧値以
上あるいは立下時のスレショルド電圧値以下にセットす
ることにより、２値化手段の出力を立上（オン）状態、
あるいは立下（オフ）状態へセットできる。
【０００７】続いて、その後の両状態から入力ラインが
ハイインピーダンス状態になり、入力ラインを介して２
値化手段に入力信号が入るため、２値化手段は、立上状
態にあるときには立下時のスレショルド電圧値で入力信
号を比較する一方、立下状態にあるときには立上時のス
レショルド電圧値で入力信号を比較する。
ハイインピーダンス状態になり、入力ラインを介して２
値化手段に入力信号が入るため、２値化手段は、立上状
態にあるときには立下時のスレショルド電圧値で入力信
号を比較する一方、立下状態にあるときには立上時のス
レショルド電圧値で入力信号を比較する。
【０００８】
【実施例】以下、本発明に係る入力インタフェース回路
（以下、入力Ｉ／Ｆ回路という）の一実施例を図面に基
づいて説明する。ここでは、この入力Ｉ／Ｆ回路をディ
ジタル信号処理回路の一例であるディジタルフィルタ回
路に接続して説明する。
（以下、入力Ｉ／Ｆ回路という）の一実施例を図面に基
づいて説明する。ここでは、この入力Ｉ／Ｆ回路をディ
ジタル信号処理回路の一例であるディジタルフィルタ回
路に接続して説明する。
【０００９】図１は、入力Ｉ／Ｆ回路１の一実施例の構
成、およびディジタルフィルタ回路２との接続をブロッ
ク図により示している。
成、およびディジタルフィルタ回路２との接続をブロッ
ク図により示している。
【００１０】この入力Ｉ／Ｆ回路１は、２値化手段とし
てのシュミットトリガ素子１１、スリーステート出力手
段としてのスリーステートバッファ１２、および制御手
段としてのクロック発生回路１３を備えており、外部か
らの入力信号が結合用の抵抗１４および入力ライン１５
を介してシュミットトリガ素子１１へ入力するように接
続すると共に、入力ライン１５にスリーステートバッフ
ァ１２の出力ライン１６を接続して構成されている。
てのシュミットトリガ素子１１、スリーステート出力手
段としてのスリーステートバッファ１２、および制御手
段としてのクロック発生回路１３を備えており、外部か
らの入力信号が結合用の抵抗１４および入力ライン１５
を介してシュミットトリガ素子１１へ入力するように接
続すると共に、入力ライン１５にスリーステートバッフ
ァ１２の出力ライン１６を接続して構成されている。
【００１１】また、シュミットトリガ素子１１の出力に
はディジタルフィルタ回路２を接続し、クロック発生回
路１３からディジタルフィルタ回路２およびスリーステ
ートバッファ１２へは各々、シュミットコントロ−ル信
号（反転FBCK0)、サンプルクロック（反転DFNCK0,SRCK
0) が送出されるように接続されている。
はディジタルフィルタ回路２を接続し、クロック発生回
路１３からディジタルフィルタ回路２およびスリーステ
ートバッファ１２へは各々、シュミットコントロ−ル信
号（反転FBCK0)、サンプルクロック（反転DFNCK0,SRCK
0) が送出されるように接続されている。
【００１２】図２は、クロック発生回路１３の構成を示
している。
している。
【００１３】このクロック発生回路は、図示しないＣＰ
Ｕ等のプロセッサからリセット信号（反転RESET)および
原クロック信号（DNFCLK) を入力して、これらの信号に
基づきここでは４台のディジタルフィルタ回路および入
力Ｉ／Ｆ回路各々へ、サンプルクロック（反転DFNCK0〜
3,SRCK0 〜3)、およびシュミットコントロ−ル信号（反
転FBCK0 〜3)が各々送出できるように、ＮＯＴゲート１
３１、シフトレジスタ１３２、ＮＯＴゲート１３３ａ〜
ｄ、ＮＡＮＤゲート１３４ａ〜ｈ、ＮＯＲゲート１３５
ａ〜ｄを図に示すように接続して構成されている。
Ｕ等のプロセッサからリセット信号（反転RESET)および
原クロック信号（DNFCLK) を入力して、これらの信号に
基づきここでは４台のディジタルフィルタ回路および入
力Ｉ／Ｆ回路各々へ、サンプルクロック（反転DFNCK0〜
3,SRCK0 〜3)、およびシュミットコントロ−ル信号（反
転FBCK0 〜3)が各々送出できるように、ＮＯＴゲート１
３１、シフトレジスタ１３２、ＮＯＴゲート１３３ａ〜
ｄ、ＮＡＮＤゲート１３４ａ〜ｈ、ＮＯＲゲート１３５
ａ〜ｄを図に示すように接続して構成されている。
【００１４】なお、本実施例では、入力Ｉ／Ｆ回路１お
よびディジタルフィルタ回路２のみしか図示していない
ため、シュミットコントロ−ル信号（反転FBCK0)および
サンプルクロック（反転DFNCK0，SRCK0)のみを用いて説
明する。
よびディジタルフィルタ回路２のみしか図示していない
ため、シュミットコントロ−ル信号（反転FBCK0)および
サンプルクロック（反転DFNCK0，SRCK0)のみを用いて説
明する。
【００１５】図３は、ディジタルフィルタ回路２の構成
を示している。
を示している。
【００１６】このディジタルフィルタ回路２は、入力Ｉ
／Ｆ回路１の出力(IPA0)をサンプルクロック(SRCK0）に
より入力する４ビットのシフトレジスタ２１、シフトレ
ジスタ２１の出力（ＱA 〜D)を処理するＮＡＮＤゲート
２２およびＮＯＲゲート２３、ＡＮＤゲート２４ａおよ
びＮＯＲゲート２４ｂからなりＮＡＮＤゲート２２およ
びＮＯＲゲート２３の出力を入力して後述するように入
力信号のオン・オフを判定する判定回路２４、およびこ
の判定回路２４の判定出力をサンプルクロック（反転DF
NCK0) により入力し、出力Ｑをこのディジタルフィルタ
回路２の出力(INDA0)とするＤフリップフロップ（以
下、Ｄ−ＦＦという）２５を有している。また、Ｄ−Ｆ
Ｆ２５は、反転出力Ｑｎを判定回路２４へ送出すると共
に、反転出力Ｑｎをスレッシュ選択信号（反転FBDA0)と
してスリーステートバッファ１２へ送出するように接続
されている。
／Ｆ回路１の出力(IPA0)をサンプルクロック(SRCK0）に
より入力する４ビットのシフトレジスタ２１、シフトレ
ジスタ２１の出力（ＱA 〜D)を処理するＮＡＮＤゲート
２２およびＮＯＲゲート２３、ＡＮＤゲート２４ａおよ
びＮＯＲゲート２４ｂからなりＮＡＮＤゲート２２およ
びＮＯＲゲート２３の出力を入力して後述するように入
力信号のオン・オフを判定する判定回路２４、およびこ
の判定回路２４の判定出力をサンプルクロック（反転DF
NCK0) により入力し、出力Ｑをこのディジタルフィルタ
回路２の出力(INDA0)とするＤフリップフロップ（以
下、Ｄ−ＦＦという）２５を有している。また、Ｄ−Ｆ
Ｆ２５は、反転出力Ｑｎを判定回路２４へ送出すると共
に、反転出力Ｑｎをスレッシュ選択信号（反転FBDA0)と
してスリーステートバッファ１２へ送出するように接続
されている。
【００１７】なお、本実施例では、フォトカプラ３のア
ナログ出力を入力Ｉ／Ｆ回路１の入力信号としている。
ナログ出力を入力Ｉ／Ｆ回路１の入力信号としている。
【００１８】次に、図１〜３に示した入力Ｉ／Ｆ回路１
およびディジタルフィルタ回路３の回路動作を、図４〜
７を参照して説明する。
およびディジタルフィルタ回路３の回路動作を、図４〜
７を参照して説明する。
【００１９】図４は、図２に示すクロック発生回路１
３、図１あるいは図３に示すディジタルフィルタ回路２
および入力Ｉ／Ｆ回路１における入出力信号および内部
信号をタイミングチャートにより示している。
３、図１あるいは図３に示すディジタルフィルタ回路２
および入力Ｉ／Ｆ回路１における入出力信号および内部
信号をタイミングチャートにより示している。
【００２０】図２に示すクロック発生回路１３では、外
部から入力するリセット信号（RESET)および原クロック
信号（DNCLK)に基づき、シフトレジスタ１３２から出力
（ＱA 〜D)を出力して、シュミットコントロ−ル信号
（反転FBCK0)およびサンプルクロック（反転DFNCK0，SR
CK0)を出力する。
部から入力するリセット信号（RESET)および原クロック
信号（DNCLK)に基づき、シフトレジスタ１３２から出力
（ＱA 〜D)を出力して、シュミットコントロ−ル信号
（反転FBCK0)およびサンプルクロック（反転DFNCK0，SR
CK0)を出力する。
【００２１】そして、図３に示すディジタルフィルタ回
路２では、クロック発生回路１３からのサンプルクロッ
ク(SRCK0）の立上時により、シフトレジスタ２１が入力
Ｉ／Ｆ回路１の出力(IPA0)をラッチする。また、サンプ
ルクロック (反転DFNCK0) の立上時によりＤ−ＦＦ２５
が後述するようにして判定された結果を出力する。
路２では、クロック発生回路１３からのサンプルクロッ
ク(SRCK0）の立上時により、シフトレジスタ２１が入力
Ｉ／Ｆ回路１の出力(IPA0)をラッチする。また、サンプ
ルクロック (反転DFNCK0) の立上時によりＤ−ＦＦ２５
が後述するようにして判定された結果を出力する。
【００２２】また、図１あるいは図３に示す入力Ｉ／Ｆ
回路１では、スリーステート出力手段１２がディジタル
フィルタ回路２からスレッシュ選択信号（反転FBDA0)が
入力しており、シュミットコントロ−ル信号 (反転FBCK
0)の“LOW ”により、その出力（PA0-Ｒ) を、Ｖc ＝０
[V] にディスチャージ、あるいはＶc ＝５[V] にチャー
ジを行う共に、シュミットコントロ−ル信号 (反転FBCK
0)の“HIGH”により、ハイインピーダンス状態にする。
また、シュミットトリガ素子１１は、スリーステート出
力手段１２の出力（PA0-Ｒ) がハイインピーダンス状
態、つまりシュミットコントロ−ル信号（反転FBCK0)が
“HIGH”の時に、フォトカプラ３から出力されたアナロ
グ信号（PA0)を入力して、そのアナログ入力信号（PA0)
をスレショルド電圧値Ｖth- ，Ｖth+ で比較して２値化
し、その２値化データ（IPA0) を出力する。
回路１では、スリーステート出力手段１２がディジタル
フィルタ回路２からスレッシュ選択信号（反転FBDA0)が
入力しており、シュミットコントロ−ル信号 (反転FBCK
0)の“LOW ”により、その出力（PA0-Ｒ) を、Ｖc ＝０
[V] にディスチャージ、あるいはＶc ＝５[V] にチャー
ジを行う共に、シュミットコントロ−ル信号 (反転FBCK
0)の“HIGH”により、ハイインピーダンス状態にする。
また、シュミットトリガ素子１１は、スリーステート出
力手段１２の出力（PA0-Ｒ) がハイインピーダンス状
態、つまりシュミットコントロ−ル信号（反転FBCK0)が
“HIGH”の時に、フォトカプラ３から出力されたアナロ
グ信号（PA0)を入力して、そのアナログ入力信号（PA0)
をスレショルド電圧値Ｖth- ，Ｖth+ で比較して２値化
し、その２値化データ（IPA0) を出力する。
【００２３】図５は、図１に示す入力Ｉ／Ｆ回路１のシ
ュミットトリガ素子１１が立上時のスレショルド電圧値
Ｖth+ で入力信号を２値化する際の各信号をタイミング
チャートにより示している。
ュミットトリガ素子１１が立上時のスレショルド電圧値
Ｖth+ で入力信号を２値化する際の各信号をタイミング
チャートにより示している。
【００２４】まず、シュミットトリガ素子１１が入力信
号を取り込む直前に、シュミットコントロ−ル信号( 反
転FBCK0)が一定時間“LOW（オフ）”になり、スリース
テ−トバッファ１２は、オンしてバッファとして機能
し、スレッシュ選択信号（反転FBDA0)の“０”を出力す
る。
号を取り込む直前に、シュミットコントロ−ル信号( 反
転FBCK0)が一定時間“LOW（オフ）”になり、スリース
テ−トバッファ１２は、オンしてバッファとして機能
し、スレッシュ選択信号（反転FBDA0)の“０”を出力す
る。
【００２５】スレッシュ選択信号（反転FBDA0)の“０(=
0 [V])”は、シュミットトリガ素子１１の立下時のスレ
ショルド電圧値Ｖth- （本実施例では、例えば1.5 [V]
とする。）より低くなるように予めセットされているた
め、入力ライン１５のレベルがそのスレショルド電圧値
Ｖth- レベル以下になり、シュミットトリガ素子１１へ
の入力(PA0-C) は、入力信号(PA0) の電圧値に関係なく
オフ状態に変わる。
0 [V])”は、シュミットトリガ素子１１の立下時のスレ
ショルド電圧値Ｖth- （本実施例では、例えば1.5 [V]
とする。）より低くなるように予めセットされているた
め、入力ライン１５のレベルがそのスレショルド電圧値
Ｖth- レベル以下になり、シュミットトリガ素子１１へ
の入力(PA0-C) は、入力信号(PA0) の電圧値に関係なく
オフ状態に変わる。
【００２６】そして、シュミットコントロ−ル信号( 反
転FBCK0)が“HIGH”となった場合、スリーステ−トバッ
ファ１２の出力がハイインピーダンス状態になるため、
入力信号(PA0) が、抵抗１４、入力ライン１５を介した
入力信号(PA0-C) としてシュミットトリガ素子１１に入
力することになる。
転FBCK0)が“HIGH”となった場合、スリーステ−トバッ
ファ１２の出力がハイインピーダンス状態になるため、
入力信号(PA0) が、抵抗１４、入力ライン１５を介した
入力信号(PA0-C) としてシュミットトリガ素子１１に入
力することになる。
【００２７】その際、シュミットトリガ素子１１は、い
ままでオフ状態にあったため、この時のコンパレートレ
ベルは、オフ状態からオン状態へのパルス立上時のスレ
ショルド電圧値Ｖth+ となり、このスレショルド電圧値
Ｖth+ と入力信号とを比較して当該入力信号(PA0-C) を
２値化することになる。
ままでオフ状態にあったため、この時のコンパレートレ
ベルは、オフ状態からオン状態へのパルス立上時のスレ
ショルド電圧値Ｖth+ となり、このスレショルド電圧値
Ｖth+ と入力信号とを比較して当該入力信号(PA0-C) を
２値化することになる。
【００２８】一方、シュミットトリガ素子１１が立下時
のスレショルド電圧値Ｖth- で入力信号を比較する場合
にも、立上時のスレショルド電圧値Ｖth+ の場合と同様
に、シュミットトリガ素子１１が入力信号を取り込む直
前に、シュミットコントロ−ル信号（反転FBCK0)が一定
時間“LOW ”になり、スリーステ−トバッファ１２がオ
ンして、スレッシュ選択信号（反転FBDA0)“１（＝5
[V])”を出力する。この出力“１（＝5 [V])”は、シュ
ミットトリガ素子１１の立上時のスレショルド電圧値Ｖ
th+ （本実施例では、例えば3.5[V]とする。）より高い
値に予めセットされているため、入力ライン１５のレベ
ルがそのスレショルド電圧値Ｖth+ 以上になり、シュミ
ットトリガ素子１１は入力信号の電圧値に関係なくオン
状態に変わる。
のスレショルド電圧値Ｖth- で入力信号を比較する場合
にも、立上時のスレショルド電圧値Ｖth+ の場合と同様
に、シュミットトリガ素子１１が入力信号を取り込む直
前に、シュミットコントロ−ル信号（反転FBCK0)が一定
時間“LOW ”になり、スリーステ−トバッファ１２がオ
ンして、スレッシュ選択信号（反転FBDA0)“１（＝5
[V])”を出力する。この出力“１（＝5 [V])”は、シュ
ミットトリガ素子１１の立上時のスレショルド電圧値Ｖ
th+ （本実施例では、例えば3.5[V]とする。）より高い
値に予めセットされているため、入力ライン１５のレベ
ルがそのスレショルド電圧値Ｖth+ 以上になり、シュミ
ットトリガ素子１１は入力信号の電圧値に関係なくオン
状態に変わる。
【００２９】そして、シュミットコントロ−ル信号( 反
転FBCK0)が“HIGH”となった場合には、スリーステ−ト
バッファ１２の出力はハイインピーダンス状態になるた
め、入力ライン１５を介した入力信号(PA0-C) がシュミ
ットトリガ素子１１に入力する。
転FBCK0)が“HIGH”となった場合には、スリーステ−ト
バッファ１２の出力はハイインピーダンス状態になるた
め、入力ライン１５を介した入力信号(PA0-C) がシュミ
ットトリガ素子１１に入力する。
【００３０】シュミットトリガ素子１１は、いままでオ
ン状態にあったため、コンパレートレベルがオン状態か
らオフ状態へのパルス立下時のスレショルド電圧値Ｖth
- に変り、このスレショルド電圧値Ｖth- と入力信号(P
A0-C) とを比較して２値化することになる。
ン状態にあったため、コンパレートレベルがオン状態か
らオフ状態へのパルス立下時のスレショルド電圧値Ｖth
- に変り、このスレショルド電圧値Ｖth- と入力信号(P
A0-C) とを比較して２値化することになる。
【００３１】２値化されたデータは、ディジタルフィル
タ回路２に入力し、ディジタルフィルタ回路２では、図
３に示すように、シフトレジスタ２１がその２値化デー
タをサンプルクロック（SRCK0)により入力して、判定回
路２４がこの２値化データによる入力信号のオン・オフ
判定を後述するように行う。
タ回路２に入力し、ディジタルフィルタ回路２では、図
３に示すように、シフトレジスタ２１がその２値化デー
タをサンプルクロック（SRCK0)により入力して、判定回
路２４がこの２値化データによる入力信号のオン・オフ
判定を後述するように行う。
【００３２】図６（ａ），（ｂ）各々は、本発明および
従来技術におけるディジタルフィルタ回路２の判定回路
２４での入力データである２値化データの判定方法を示
している。
従来技術におけるディジタルフィルタ回路２の判定回路
２４での入力データである２値化データの判定方法を示
している。
【００３３】ディジタルフィルタ回路２では、同図
（ａ）に示すようにシフトレジスタ２１がシュミットト
リガ素子１１からの２値化データをいったん格納して、
判定回路２４が下記ルールに従って入力信号のオン・オ
フ判定を行う。
（ａ）に示すようにシフトレジスタ２１がシュミットト
リガ素子１１からの２値化データをいったん格納して、
判定回路２４が下記ルールに従って入力信号のオン・オ
フ判定を行う。
【００３４】 if 現状オフ（スレッシュ電圧値Ｖth+ ） and Ａ2kがすべて１ then オン else then 現状維持 if 現状オン（スレッシュ電圧値Ｖth- ） and Ａ1kがすべて０ then オフ else then 現状維持 ただし、ｎ＝1 ， 2は、現状がオンかオフかに依存して
おり、またコンパレートレベルであるスレショルド電圧
値Ｖth- ，Ｖth+ に対応している。よって、現状オフの
場合にはｎ＝1 に、現状オンの場合にはｎ＝ 2に切替え
る。
おり、またコンパレートレベルであるスレショルド電圧
値Ｖth- ，Ｖth+ に対応している。よって、現状オフの
場合にはｎ＝1 に、現状オンの場合にはｎ＝ 2に切替え
る。
【００３５】また、この入力信号のオン・オフ判定中
に、シュミットトリガ素子１１が現状オン（スレッシュ
電圧値Ｖth- ）でシフトレジスタ２１の出力（ＱA 〜B)
が全て“１”になった場合、および現状オフ（スレッシ
ュ電圧値Ｖth+ ）でシフトレジスタ２１の出力（ＱA 〜
B)が全て“０”になった場合には、シュミットトリガ素
子１１のスレッシュ電圧値Ｖth- ，Ｖth+ が切替わる。
に、シュミットトリガ素子１１が現状オン（スレッシュ
電圧値Ｖth- ）でシフトレジスタ２１の出力（ＱA 〜B)
が全て“１”になった場合、および現状オフ（スレッシ
ュ電圧値Ｖth+ ）でシフトレジスタ２１の出力（ＱA 〜
B)が全て“０”になった場合には、シュミットトリガ素
子１１のスレッシュ電圧値Ｖth- ，Ｖth+ が切替わる。
【００３６】つまり、図３に示すように、シュミットト
リガ素子１１が現状オン（スレッシュ電圧値Ｖth- ）で
入力信号(PA0-C) の２値化を行っている際に、シフトレ
ジスタ２１の出力（ＱA 〜B)が全て“１”になった場合
には、ＮＡＮＤゲート２２の出力が“０”になって、Ａ
ＮＤゲート２４ａの出力も“０”になり、ＮＯＲゲート
２４ｂの出力が“１”になる。そして、Ｄ−ＦＦ２５が
サンプルクロック（反転DFNCK0) により入力Ｄにその出
力“１”を取込み、出力Ｑが“１”に変わる一方、反転
出力Ｑn、つまりスレッシュ選択信号（反転FBDA0)が
“０”になってスリーステートバッファ１２に入力す
る。スリーステートバッファ１２では、シュミットコン
トロ−ル信号（反転FBCK) が“LOW ”になった際にスレ
ッシュ選択信号（反転FBDA0)の“０”を出力し、シュミ
ットトリガ素子１１をオフ状態に切替えさせて、シュミ
ットトリガ素子１１にスレッシュ電圧値Ｖth+ で入力信
号(PA0-C) の２値化を行なわせる。
リガ素子１１が現状オン（スレッシュ電圧値Ｖth- ）で
入力信号(PA0-C) の２値化を行っている際に、シフトレ
ジスタ２１の出力（ＱA 〜B)が全て“１”になった場合
には、ＮＡＮＤゲート２２の出力が“０”になって、Ａ
ＮＤゲート２４ａの出力も“０”になり、ＮＯＲゲート
２４ｂの出力が“１”になる。そして、Ｄ−ＦＦ２５が
サンプルクロック（反転DFNCK0) により入力Ｄにその出
力“１”を取込み、出力Ｑが“１”に変わる一方、反転
出力Ｑn、つまりスレッシュ選択信号（反転FBDA0)が
“０”になってスリーステートバッファ１２に入力す
る。スリーステートバッファ１２では、シュミットコン
トロ−ル信号（反転FBCK) が“LOW ”になった際にスレ
ッシュ選択信号（反転FBDA0)の“０”を出力し、シュミ
ットトリガ素子１１をオフ状態に切替えさせて、シュミ
ットトリガ素子１１にスレッシュ電圧値Ｖth+ で入力信
号(PA0-C) の２値化を行なわせる。
【００３７】一方、シュミットトリガ素子１１が現状オ
フ（スレッシュ電圧値Ｖth+ ）で入力信号(PA0-C) の２
値化を行っている際、シフトレジスタ２１の出力（ＱA
〜B)が全て“０”になった場合には、ＮＯＲゲート２３
の出力が“１”になって、ＮＯＲゲート２４ｂの出力が
“０”になる。そして、Ｄ−ＦＦ２５がサンプルクロッ
ク（反転DFNCK0) により入力Ｄに“０”を取込み、出力
Ｑが“０”になる一方、反転出力Ｑn 、つまりスレッシ
ュ選択信号（反転FBDA0)が“１”になってスリーステー
トバッファ１２に入力する。スリーステートバッファ１
２では、シュミットコントロ−ル信号（反転FBCK) が
“LOW ”になった際にスレッシュ選択信号（反転FBDA0)
の“１”を出力し、シュミットトリガ素子１１をオン状
態に切替えさせて、シュミットトリガ素子１１にスレッ
シュ電圧値Ｖth- で入力信号(PA0-C) の２値化を行なわ
せる。
フ（スレッシュ電圧値Ｖth+ ）で入力信号(PA0-C) の２
値化を行っている際、シフトレジスタ２１の出力（ＱA
〜B)が全て“０”になった場合には、ＮＯＲゲート２３
の出力が“１”になって、ＮＯＲゲート２４ｂの出力が
“０”になる。そして、Ｄ−ＦＦ２５がサンプルクロッ
ク（反転DFNCK0) により入力Ｄに“０”を取込み、出力
Ｑが“０”になる一方、反転出力Ｑn 、つまりスレッシ
ュ選択信号（反転FBDA0)が“１”になってスリーステー
トバッファ１２に入力する。スリーステートバッファ１
２では、シュミットコントロ−ル信号（反転FBCK) が
“LOW ”になった際にスレッシュ選択信号（反転FBDA0)
の“１”を出力し、シュミットトリガ素子１１をオン状
態に切替えさせて、シュミットトリガ素子１１にスレッ
シュ電圧値Ｖth- で入力信号(PA0-C) の２値化を行なわ
せる。
【００３８】それ以外の場合、つまりシフトレジスタ２
１の出力（ＱA 〜B)が全て“１”、あるいは“０”でな
い場合、およびスレッシュ選択信号（反転FBDA0)が
“１”でシフトレジスタ２１の出力（ＱA 〜B)が全て
“０”、スレッシュ選択信号（反転FBDA0)が“０”でシ
フトレジスタ２１の出力（ＱA 〜B)が全て“１”の場合
には、Ｄ−ＦＦ２５の出力Ｑおよび反転出力Ｑn は変わ
らず、シュミットトリガ素子１１は現状のスレッシュ電
圧値Ｖth- ，Ｖth+ により入力信号(PA0) の２値化を行
う。
１の出力（ＱA 〜B)が全て“１”、あるいは“０”でな
い場合、およびスレッシュ選択信号（反転FBDA0)が
“１”でシフトレジスタ２１の出力（ＱA 〜B)が全て
“０”、スレッシュ選択信号（反転FBDA0)が“０”でシ
フトレジスタ２１の出力（ＱA 〜B)が全て“１”の場合
には、Ｄ−ＦＦ２５の出力Ｑおよび反転出力Ｑn は変わ
らず、シュミットトリガ素子１１は現状のスレッシュ電
圧値Ｖth- ，Ｖth+ により入力信号(PA0) の２値化を行
う。
【００３９】したがって、従来技術では、２つのしきい
値により入力信号の２値化する場合には、２台のコンパ
レータをパラレルに接続すると共に、図６（ｂ）に示す
ように２台のシフトレジスタが必要であったのに対し、
本実施例では、同図（ａ）に示すように、一台のシュミ
ットトリガ素子１１で異なるスレッシュ電圧値Ｖth-，
Ｖth+ を自動切替えして、２つのしきい値により２値化
すると共に、ディジタルフィルタでその２値化の結果を
格納するシフトレジスタが一台で済む。
値により入力信号の２値化する場合には、２台のコンパ
レータをパラレルに接続すると共に、図６（ｂ）に示す
ように２台のシフトレジスタが必要であったのに対し、
本実施例では、同図（ａ）に示すように、一台のシュミ
ットトリガ素子１１で異なるスレッシュ電圧値Ｖth-，
Ｖth+ を自動切替えして、２つのしきい値により２値化
すると共に、ディジタルフィルタでその２値化の結果を
格納するシフトレジスタが一台で済む。
【００４０】このため、本実施例によれば、従来技術と
較べてコストが低減すると共に、入力Ｉ／Ｆ回路および
デジタルフィルタ回路をデジタル素子のみで構成でき、
ゲートアレイやセミカスタムチップでの１チップ化によ
り、アナログ素子混載タイプと比較して、ゲート数や、
実装面積等が小さくなる。
較べてコストが低減すると共に、入力Ｉ／Ｆ回路および
デジタルフィルタ回路をデジタル素子のみで構成でき、
ゲートアレイやセミカスタムチップでの１チップ化によ
り、アナログ素子混載タイプと比較して、ゲート数や、
実装面積等が小さくなる。
【００４１】図７は、入力信号が“HIGH（５[V] でオ
ン）”の状態を持続している場合、ディジタルフィルタ
回路２における判定の際の各信号をタイミングチャート
により示している。
ン）”の状態を持続している場合、ディジタルフィルタ
回路２における判定の際の各信号をタイミングチャート
により示している。
【００４２】まず、スレッシュ選択信号 (反転FBDA0)が
“１（= ５[V])”で、スリーステートバッファ１２がオ
ン状態にあり、その出力(PA0-R) がＶc=５[V] にチャー
ジされて、シュミットトリガ素子１１が現状オン（スレ
ッシュ電圧値Ｖth- ）で入力信号(PA0-C) の２値化を行
っている際に、“HIGH”の入力信号（PA0)が入ってきた
場合には、入力信号(PA0-C) は“HIGH”を持続した状態
になり、シュミットトリガ素子１１がその入力信号（PA
0-Ｒ) を現状オン（スレッシュ電圧値Ｖth- ）で２値化
して“１”を出力する。
“１（= ５[V])”で、スリーステートバッファ１２がオ
ン状態にあり、その出力(PA0-R) がＶc=５[V] にチャー
ジされて、シュミットトリガ素子１１が現状オン（スレ
ッシュ電圧値Ｖth- ）で入力信号(PA0-C) の２値化を行
っている際に、“HIGH”の入力信号（PA0)が入ってきた
場合には、入力信号(PA0-C) は“HIGH”を持続した状態
になり、シュミットトリガ素子１１がその入力信号（PA
0-Ｒ) を現状オン（スレッシュ電圧値Ｖth- ）で２値化
して“１”を出力する。
【００４３】ディジタルフィルタ回路２では、その２値
化結果を入力して、シフトレジスタ２１の出力（ＱA 〜
B)が全て“１”になるまでは、Ｄ−ＦＦ２５は現状維持
で出力Ｑから“０”を出力する（上記判定ルール参
照）。
化結果を入力して、シフトレジスタ２１の出力（ＱA 〜
B)が全て“１”になるまでは、Ｄ−ＦＦ２５は現状維持
で出力Ｑから“０”を出力する（上記判定ルール参
照）。
【００４４】ところで、この入力信号(PA0) は“HIGH
（５[V])”の状態を持続しているため、シュミットトリ
ガ素子１１では“１”を出力し続け、直ぐにシフトレジ
スタ２１の出力（ＱA 〜B)全てが“１”になる。する
と、判定回路２４の出力が“０”から“１”に変って、
Ｄ−ＦＦ２５の出力Ｑも“０”から“１”に変り、入力
信号（PA0)を“１”であると判定する一方、反転出力Ｑ
n が“１”から“０”に変って、反転出力Ｑn “０”が
判定回路２４に入力する一方、反転出力Ｑn “０”がス
レッシュ選択信号 (反転FBDA0)としてスリーステートバ
ッファ１２に入力する。
（５[V])”の状態を持続しているため、シュミットトリ
ガ素子１１では“１”を出力し続け、直ぐにシフトレジ
スタ２１の出力（ＱA 〜B)全てが“１”になる。する
と、判定回路２４の出力が“０”から“１”に変って、
Ｄ−ＦＦ２５の出力Ｑも“０”から“１”に変り、入力
信号（PA0)を“１”であると判定する一方、反転出力Ｑ
n が“１”から“０”に変って、反転出力Ｑn “０”が
判定回路２４に入力する一方、反転出力Ｑn “０”がス
レッシュ選択信号 (反転FBDA0)としてスリーステートバ
ッファ１２に入力する。
【００４５】そして今度は、スリーステートバッファ１
２がオン状態あるときには、その出力(PA0-R) にスレッ
シュ選択信号 (反転FBDA0)の“０”を出力し、このスレ
ッシュ選択信号 (反転FBDA0)の“０”によりシュミット
トリガ素子１１がオフ状態に切替って、入力信号(PA0-
C) をスレッシュ電圧値Ｖth+ で２値化することにな
る。
２がオン状態あるときには、その出力(PA0-R) にスレッ
シュ選択信号 (反転FBDA0)の“０”を出力し、このスレ
ッシュ選択信号 (反転FBDA0)の“０”によりシュミット
トリガ素子１１がオフ状態に切替って、入力信号(PA0-
C) をスレッシュ電圧値Ｖth+ で２値化することにな
る。
【００４６】その際、入力信号（PA0)は“HIGH（５
[V])”の状態を持続しているため、スリーステート１２
の出力(PA0-R) がハイインピーダンス状態にあるときに
は、シュミットトリガ素子１１の出力(IPA0)がオン状
態、つまり“１”を示して、この結果がディジタルフィ
ルタ回路２へ送出される。
[V])”の状態を持続しているため、スリーステート１２
の出力(PA0-R) がハイインピーダンス状態にあるときに
は、シュミットトリガ素子１１の出力(IPA0)がオン状
態、つまり“１”を示して、この結果がディジタルフィ
ルタ回路２へ送出される。
【００４７】ディジタルフィルタ回路２では、その２値
化結果を入力してシフトレジスタ２１の出力（ＱA 〜B)
が全て“０”になるまで、Ｄ−ＦＦ２５の出力Ｑから現
状維持の“１”を出力する（上記判定ルール参照）。つ
まり、ディジタルフィルタ回路２は、入力信号(PA0) が
“HIGH（５[V])”の状態を持続している間は、このディ
ジタルフィルタ回路２の出力(INDA0) として、Ｄ−ＦＦ
２５の出力Ｑから“１”を出力して、入力信号（PA0)が
“１”であると判定する。
化結果を入力してシフトレジスタ２１の出力（ＱA 〜B)
が全て“０”になるまで、Ｄ−ＦＦ２５の出力Ｑから現
状維持の“１”を出力する（上記判定ルール参照）。つ
まり、ディジタルフィルタ回路２は、入力信号(PA0) が
“HIGH（５[V])”の状態を持続している間は、このディ
ジタルフィルタ回路２の出力(INDA0) として、Ｄ−ＦＦ
２５の出力Ｑから“１”を出力して、入力信号（PA0)が
“１”であると判定する。
【００４８】
【発明の効果】以上説明したように、本発明では、入力
信号をパルス化する際のパルス波形立上時のスレショル
ド電圧値と、パルス波形立下時のスレショルド電圧値と
が異なり、この両スレショルド電圧値により入力ライン
を介した入力信号を２値化する２値化手段を設け、２値
化手段が入力信号を入力する前に、２値化手段の出力を
立上（オン）状態、あるいは立下（オフ）状態へセット
し、その両状態から入力ラインをハイインピーダンス状
態にして、入力ラインを介して２値化手段に入力信号が
入るようにしたため、２値化手段が立上状態にあるとき
には立下時のスレショルド電圧値で入力信号を比較でき
る一方、立下状態にあるときには立上時のスレショルド
電圧値で入力信号を比較できる。
信号をパルス化する際のパルス波形立上時のスレショル
ド電圧値と、パルス波形立下時のスレショルド電圧値と
が異なり、この両スレショルド電圧値により入力ライン
を介した入力信号を２値化する２値化手段を設け、２値
化手段が入力信号を入力する前に、２値化手段の出力を
立上（オン）状態、あるいは立下（オフ）状態へセット
し、その両状態から入力ラインをハイインピーダンス状
態にして、入力ラインを介して２値化手段に入力信号が
入るようにしたため、２値化手段が立上状態にあるとき
には立下時のスレショルド電圧値で入力信号を比較でき
る一方、立下状態にあるときには立上時のスレショルド
電圧値で入力信号を比較できる。
【００４９】このため、本発明によれば、２つのしきい
値により入力信号の２値化する場合には、２台のコンパ
レータが必要であった従来技術と較べ、一台の２値化手
段で済むことになるので、コストが低減すると共に、実
装面積が小さくなる。
値により入力信号の２値化する場合には、２台のコンパ
レータが必要であった従来技術と較べ、一台の２値化手
段で済むことになるので、コストが低減すると共に、実
装面積が小さくなる。
【図１】本発明に係る入力Ｉ／Ｆ回路の一実施例の構成
等を示す説明図。
等を示す説明図。
【図２】クロック発生回路の構成を示す回路図。
【図３】ディジタルフィルタ回路の構成を示す回路図。
【図４】クロック発生回路、ディジタルフィルタ回路お
よび入力Ｉ／Ｆ回路における入出力信号および内部信号
を示すタイミングチャート。
よび入力Ｉ／Ｆ回路における入出力信号および内部信号
を示すタイミングチャート。
【図５】入力Ｉ／Ｆ回路のシュミットトリガ素子が立上
時のスレショルド電圧値Ｖth+で入力信号を２値化する
際の各信号を示すタイミングチャート。
時のスレショルド電圧値Ｖth+で入力信号を２値化する
際の各信号を示すタイミングチャート。
【図６】（ａ），（ｂ）各々、本発明および従来技術に
おける、ディジタルフィルタ回路における２値化データ
の判定方法を示す説明図。
おける、ディジタルフィルタ回路における２値化データ
の判定方法を示す説明図。
【図７】入力信号が“HIGH”の状態を持続している場合
のディジタルフィルタ回路における判定の際の各信号を
示すタイミングチャート。
のディジタルフィルタ回路における判定の際の各信号を
示すタイミングチャート。
１ 入力インタフェース回路（入力Ｉ／Ｆ回路） ２ ディジタルフィルタ回路 ３ フォトカプラ １１ シュミットトリガ素子（２値化手段） １２ スリーステートバッファ（スリーステート出力手
段） １３ クロック発生回路（制御手段） １４ 抵抗 １５ 入力ライン
段） １３ クロック発生回路（制御手段） １４ 抵抗 １５ 入力ライン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/00
Claims (1)
- 【請求項１】入力信号を多値化する入力インタフェース
回路において、 入力信号をパルス化する際のパルス波形立上時のスレシ
ョルド電圧値と、パルス波形立下時のスレショルド電圧
値とが異なり、この両スレショルド電圧値により、入力
ラインを介した入力信号を２値化する２値化手段と、 上記入力ラインに接続されて、この入力ラインへの出力
を上記２値化手段の立上時のスレショルド電圧値以上、
立下時のスレショルド電圧値以下、あるいはハイインピ
ーダンスにするスリーステート出力手段と、 上記２値化手段が入力信号を入力する前に、上記スリー
ステート出力手段から上記入力ラインへの出力が、立上
時のスレショルド電圧値以上あるいは立下時のスレショ
ルド電圧値以下から、ハイインピーダンスにするように
制御する制御手段と、 を具備すること特徴とする入力インタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03301962A JP3111431B2 (ja) | 1991-11-18 | 1991-11-18 | 入力インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03301962A JP3111431B2 (ja) | 1991-11-18 | 1991-11-18 | 入力インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05143211A JPH05143211A (ja) | 1993-06-11 |
| JP3111431B2 true JP3111431B2 (ja) | 2000-11-20 |
Family
ID=17903221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03301962A Expired - Fee Related JP3111431B2 (ja) | 1991-11-18 | 1991-11-18 | 入力インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3111431B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7124221B1 (en) | 1999-10-19 | 2006-10-17 | Rambus Inc. | Low latency multi-level communication interface |
| US7292629B2 (en) | 2002-07-12 | 2007-11-06 | Rambus Inc. | Selectable-tap equalizer |
| US8861667B1 (en) | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
-
1991
- 1991-11-18 JP JP03301962A patent/JP3111431B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05143211A (ja) | 1993-06-11 |
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