JP3506047B2 - テストモード設定方法とテスト回路およびマイクロコントローラ - Google Patents
テストモード設定方法とテスト回路およびマイクロコントローラInfo
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- JP3506047B2 JP3506047B2 JP14187699A JP14187699A JP3506047B2 JP 3506047 B2 JP3506047 B2 JP 3506047B2 JP 14187699 A JP14187699 A JP 14187699A JP 14187699 A JP14187699 A JP 14187699A JP 3506047 B2 JP3506047 B2 JP 3506047B2
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- circuit
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Description
【０００１】
【発明の属する技術分野】本発明は発振安定待ち回路を
内蔵した半導体集積回路のテストモードを設定するため
のテストモード設定方法と、テスト回路と、発振安定待
ち時間を短縮してテストするためのテスト回路と、それ
らを有するマイクロコントローラに関するものである。
内蔵した半導体集積回路のテストモードを設定するため
のテストモード設定方法と、テスト回路と、発振安定待
ち時間を短縮してテストするためのテスト回路と、それ
らを有するマイクロコントローラに関するものである。
【０００２】
【従来の技術】近年、情報端末機器は小型化が進み、そ
れに伴いＬＳＩの小型化が要望され信号端子の低減が要
望される一方、ＬＳＩは集積規模の増大・高機能化が進
みＬＳＩテストが困難となりテスト端子の増加が問題と
なってきている。従来のテストモードに設定するテスト
回路は、特開平９−１７１０６０号公報に開示されてい
る。
れに伴いＬＳＩの小型化が要望され信号端子の低減が要
望される一方、ＬＳＩは集積規模の増大・高機能化が進
みＬＳＩテストが困難となりテスト端子の増加が問題と
なってきている。従来のテストモードに設定するテスト
回路は、特開平９−１７１０６０号公報に開示されてい
る。
【０００３】以下、従来の半導体装置について説明す
る。
る。
【０００４】図４は従来の半導体装置の構成図であり、
４１は半導体集積回路、４２はテストモード設定信号判
別回路、４３、４５、４７はセレクタ回路、４４はグル
ーロジック、４６は機能マクロである。
４１は半導体集積回路、４２はテストモード設定信号判
別回路、４３、４５、４７はセレクタ回路、４４はグル
ーロジック、４６は機能マクロである。
【０００５】以上のように構成された半導体装置につい
て、以下その動作を説明する。
て、以下その動作を説明する。
【０００６】半導体集積回路４１は、当該半導体集積回
路の主要内部回路を形成するグルーロジック４４および
機能マクロ４６と、テストモード切り替え時に、通常実
使用モード時と共用される入力端子２を介して、外部よ
り一定の組み合わせによるテストモード設定用の時系列
信号４０１、４０２および４０３の入力を受けて、テス
トモード設定を判別して、所定のテストモード切替信号
４０４を生成して出力するテストモード設定信号判別回
路４２と、当該テストモード設定信号判別回路４２とと
もにテストモード設定回路を形成するセレクタ回路４
３、４５および４７とを備えて構成される。
路の主要内部回路を形成するグルーロジック４４および
機能マクロ４６と、テストモード切り替え時に、通常実
使用モード時と共用される入力端子２を介して、外部よ
り一定の組み合わせによるテストモード設定用の時系列
信号４０１、４０２および４０３の入力を受けて、テス
トモード設定を判別して、所定のテストモード切替信号
４０４を生成して出力するテストモード設定信号判別回
路４２と、当該テストモード設定信号判別回路４２とと
もにテストモード設定回路を形成するセレクタ回路４
３、４５および４７とを備えて構成される。
【０００７】このような構成により、テストモード設定
回路を内蔵する半導体集積回路において、テストモード
設定専用の信号端子を排除して信号端子の低減が図れ
る。
回路を内蔵する半導体集積回路において、テストモード
設定専用の信号端子を排除して信号端子の低減が図れ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、外部より一定の組み合わせによるテスト
モード設定用の時系列符号信号を入力してテストモード
設定を行う方法であったのでモード設定をするのに時系
列分の時間を要するという課題があった。
来の構成では、外部より一定の組み合わせによるテスト
モード設定用の時系列符号信号を入力してテストモード
設定を行う方法であったのでモード設定をするのに時系
列分の時間を要するという課題があった。
【０００９】本発明は上記従来の課題を解決するもの
で、発振安定待ち回路を内蔵する半導体集積回路のテス
トモード設定を短時間にすることができるテストモード
設定方法とテスト回路およびそれを有するマイクロコン
トローラを提供することを目的とする。
で、発振安定待ち回路を内蔵する半導体集積回路のテス
トモード設定を短時間にすることができるテストモード
設定方法とテスト回路およびそれを有するマイクロコン
トローラを提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に、本発明のテストモード設定方法は、リセット状態解
除後、ゲートパルス発生回路に数クロック分のゲートパ
ルスを発生させた期間に、テストモードを設定するため
のデータを入力し、エッジ検出回路にデータの遷移をエ
ッジとして検出させ、テストモードを判別するためのキ
ーデータを初期値としたテストモード認識キー設定レジ
スタと一致したときテストモード設定データラッチ許可
信号を生成させ、テストモードの設定データをデコード
回路でデコードしてテストモードを生成させ、テストモ
ード設定データラッチ許可信号でラッチ回路に保持させ
て半導体集積回路に指定されたテストモードを設定させ
る。
に、本発明のテストモード設定方法は、リセット状態解
除後、ゲートパルス発生回路に数クロック分のゲートパ
ルスを発生させた期間に、テストモードを設定するため
のデータを入力し、エッジ検出回路にデータの遷移をエ
ッジとして検出させ、テストモードを判別するためのキ
ーデータを初期値としたテストモード認識キー設定レジ
スタと一致したときテストモード設定データラッチ許可
信号を生成させ、テストモードの設定データをデコード
回路でデコードしてテストモードを生成させ、テストモ
ード設定データラッチ許可信号でラッチ回路に保持させ
て半導体集積回路に指定されたテストモードを設定させ
る。
【００１１】本発明のテスト回路は、リセット信号が解
除され、数クロック分のゲートパルスを発生させるゲー
トパルス発生回路と、テストモード判別のデータを入力
し各端子のデータの遷移をエッジとして検出しパルスを
発生するエッジ検出回路と、テストモードを判別するた
めのキーデータを設定したテストモード確認キー設定レ
ジスタと、テストモード確認キー設定レジスタと比較し
一致したとき一致パルスを発生する一致回路と、半導体
集積回路に指定されたテストモードを設定するデコード
回路と、テストモード設定を保持するラッチ回路とを備
えている。
除され、数クロック分のゲートパルスを発生させるゲー
トパルス発生回路と、テストモード判別のデータを入力
し各端子のデータの遷移をエッジとして検出しパルスを
発生するエッジ検出回路と、テストモードを判別するた
めのキーデータを設定したテストモード確認キー設定レ
ジスタと、テストモード確認キー設定レジスタと比較し
一致したとき一致パルスを発生する一致回路と、半導体
集積回路に指定されたテストモードを設定するデコード
回路と、テストモード設定を保持するラッチ回路とを備
えている。
【００１２】本発明の発振安定待ちテスト回路は、数段
に分割した発振安定待ちカウンタと、通常端子を兼用し
てテストモードの設定をするテストモード設定回路と、
ＣＰＵシステムクロックを発生させるＣＰＵシステムク
ロック発生回路とを備えている。
に分割した発振安定待ちカウンタと、通常端子を兼用し
てテストモードの設定をするテストモード設定回路と、
ＣＰＵシステムクロックを発生させるＣＰＵシステムク
ロック発生回路とを備えている。
【００１３】本発明のマイクロコントローラは、プログ
ラムと表示用の圧縮されたフォントデータが記憶された
ＲＯＭと、データを一時的に記憶させるＲＡＭと、ＣＰ
Ｕ制御なしでデータ転送をするダイレクト・メモリ・ア
クセス・コントローラと、表示データをＬＣＤに表示さ
せるＬＣＤコントローラと、内部動作のタイミングをコ
ントロールするタイマーと、数値をカウントするカウン
ターと、外部からのアナログ信号をデジタル信号に変換
するＡ／Ｄと、外部からの入力を受け付けるキー入力
と、外部との信号のやり取りをする入出力ポートと、通
信機能を果たすＵＡＲＴと、割り込み信号を制御する割
り込み制御回路と、全体のシステムを制御するＣＰＵ
と、ＣＰＵと周辺機能のインターフェイスを行うＢＵＳ
インターフェイス回路と、システムクロックを発生する
ＣＰＵシステムクロック発生回路と、通常端子を兼用し
てテストモードの設定をするテストモード設定回路と、
発振安定待ち時間を変更できる発振安定待ち回路とを備
えている。
ラムと表示用の圧縮されたフォントデータが記憶された
ＲＯＭと、データを一時的に記憶させるＲＡＭと、ＣＰ
Ｕ制御なしでデータ転送をするダイレクト・メモリ・ア
クセス・コントローラと、表示データをＬＣＤに表示さ
せるＬＣＤコントローラと、内部動作のタイミングをコ
ントロールするタイマーと、数値をカウントするカウン
ターと、外部からのアナログ信号をデジタル信号に変換
するＡ／Ｄと、外部からの入力を受け付けるキー入力
と、外部との信号のやり取りをする入出力ポートと、通
信機能を果たすＵＡＲＴと、割り込み信号を制御する割
り込み制御回路と、全体のシステムを制御するＣＰＵ
と、ＣＰＵと周辺機能のインターフェイスを行うＢＵＳ
インターフェイス回路と、システムクロックを発生する
ＣＰＵシステムクロック発生回路と、通常端子を兼用し
てテストモードの設定をするテストモード設定回路と、
発振安定待ち時間を変更できる発振安定待ち回路とを備
えている。
【００１４】
【発明の実施の形態】前記構成によって、発振安定待ち
時間の期間を利用して、リセット信号解除後に数クロッ
ク分のゲートパルスを生成し、その期間で、テストモー
ドを設定するためのデータを入力し、データの遷移をエ
ッジとして検出し、テスト専用の条件を生成することに
よりテスト専用の信号端子を排除して実動作端子との兼
用をすることができる。
時間の期間を利用して、リセット信号解除後に数クロッ
ク分のゲートパルスを生成し、その期間で、テストモー
ドを設定するためのデータを入力し、データの遷移をエ
ッジとして検出し、テスト専用の条件を生成することに
よりテスト専用の信号端子を排除して実動作端子との兼
用をすることができる。
【００１５】以下、本発明の第１の実施形態について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１６】図１は本発明の第１の実施形態におけるテ
ストモード設定回路の構成を示すブロック図である。図
１において、１はテストモード設定データ入力端子、２
はテストモードを設定するデータの入力端子、３はリセ
ット入力端子、４は発振クロック入力端子、５はゲート
パルス発生回路、６はエッジ検出回路、７は一致回路、
８はテストモード認識キー設定レジスタ、９はＡＮＤ回
路、１０はテストモード設定データラッチ許可信号、１
１はデコード回路、１２はラッチ回路、１３はテストモ
ード設定回路、１４は発振安定待ち回路、１５はＣＰＵ
システムクロック発生回路、１６はＣＰＵ、１７はＣＰ
Ｕ周辺回路である。テストモード設定回路１３は、ゲー
トパルス発生回路５、エッジ検出回路６、一致回路７、
テストモード認識キー設定レジスタ８、ＡＮＤ回路９、
デコード回路１１、ラッチ回路１２で構成される。
ストモード設定回路の構成を示すブロック図である。図
１において、１はテストモード設定データ入力端子、２
はテストモードを設定するデータの入力端子、３はリセ
ット入力端子、４は発振クロック入力端子、５はゲート
パルス発生回路、６はエッジ検出回路、７は一致回路、
８はテストモード認識キー設定レジスタ、９はＡＮＤ回
路、１０はテストモード設定データラッチ許可信号、１
１はデコード回路、１２はラッチ回路、１３はテストモ
ード設定回路、１４は発振安定待ち回路、１５はＣＰＵ
システムクロック発生回路、１６はＣＰＵ、１７はＣＰ
Ｕ周辺回路である。テストモード設定回路１３は、ゲー
トパルス発生回路５、エッジ検出回路６、一致回路７、
テストモード認識キー設定レジスタ８、ＡＮＤ回路９、
デコード回路１１、ラッチ回路１２で構成される。
【００１７】以上のように構成されたテストモード設定
方法について、以下その動作を説明する。
方法について、以下その動作を説明する。
【００１８】まず、第３の端子にリセット信号、第４の
端子に発振クロックを入力する。次に第３の端子のリセ
ット信号を解除した後、数クロック分のゲートパルスを
発生させ、第２の複数の端子からテストモードを設定す
るためのデータを入力し、データの遷移をエッジとして
検出させ、初期値として設定されたテストモード認識キ
ー設定レジスタ８と一致したときテストモード設定デー
タラッチ許可信号１０を生成させる。一方、第１の複数
の端子から入力されたテストモードの設定データをデコ
ードしてテストモードを生成させ、テストモード設定デ
ータラッチ許可信号１０でラッチし保持することで指定
されたテストモードを設定する。
端子に発振クロックを入力する。次に第３の端子のリセ
ット信号を解除した後、数クロック分のゲートパルスを
発生させ、第２の複数の端子からテストモードを設定す
るためのデータを入力し、データの遷移をエッジとして
検出させ、初期値として設定されたテストモード認識キ
ー設定レジスタ８と一致したときテストモード設定デー
タラッチ許可信号１０を生成させる。一方、第１の複数
の端子から入力されたテストモードの設定データをデコ
ードしてテストモードを生成させ、テストモード設定デ
ータラッチ許可信号１０でラッチし保持することで指定
されたテストモードを設定する。
【００１９】以上のように本実施形態によれば、テスト
専用の設定条件を設けることにより、テストモード設定
専用の信号端子を排除して信号端子の共有化を図り、発
振安定待ち回路１４、ＣＰＵ１６およびＣＰＵ周辺回路
１７のテストを容易にすることができる。
専用の設定条件を設けることにより、テストモード設定
専用の信号端子を排除して信号端子の共有化を図り、発
振安定待ち回路１４、ＣＰＵ１６およびＣＰＵ周辺回路
１７のテストを容易にすることができる。
【００２０】以下、本発明の第２の実施形態について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００２１】図１は本発明の第２の実施形態におけるテ
ストモード設定回路の構成を示すブロック図である。
ストモード設定回路の構成を示すブロック図である。
【００２２】上記のように構成されたテストモード設定
回路について、以下その動作を説明する。
回路について、以下その動作を説明する。
【００２３】まず、第１の複数の端子は通常動作時には
通常動作データを入力し、テストモードを設定しようと
するときは、指定されたテストモードの設定データを入
力する。第２の複数の端子は通常動作時には通常動作デ
ータを入力し、テストモードを設定しようとするとき
は、テストモードを設定するためのデータを入力する。
第３の端子にはリセット信号を入力し、第４の端子には
発振クロックを入力する。次に第３の端子から入力され
るリセット信号を解除した後、ゲートパルス発生回路５
によって数クロック分のゲートパルスを発生させる。そ
のゲートパルス期間に第２の複数の端子からテストモー
ドを設定するためのデータを入力しエッジ検出回路６に
よってデータの遷移をエッジとして検出しパルスを発生
し、初期値として設定されたテストモード確認キー設定
レジスタ８と、一致回路７で比較し一致したとき一致パ
ルスを発生させる。次にゲートパルス発生回路５で発生
された数クロック分のゲートパルスの期間に、一致回路
７で一致パルスが発生されたときＡＮＤ回路９でテスト
モード設定データラッチ許可信号を生成する。第１の複
数の端子から入力されたデータはデコード回路１１によ
ってデコードされテストモードを生成し、テストモード
設定データラッチ許可信号１０でラッチしてラッチ回路
１２に指定されたテストモードを保持される。
通常動作データを入力し、テストモードを設定しようと
するときは、指定されたテストモードの設定データを入
力する。第２の複数の端子は通常動作時には通常動作デ
ータを入力し、テストモードを設定しようとするとき
は、テストモードを設定するためのデータを入力する。
第３の端子にはリセット信号を入力し、第４の端子には
発振クロックを入力する。次に第３の端子から入力され
るリセット信号を解除した後、ゲートパルス発生回路５
によって数クロック分のゲートパルスを発生させる。そ
のゲートパルス期間に第２の複数の端子からテストモー
ドを設定するためのデータを入力しエッジ検出回路６に
よってデータの遷移をエッジとして検出しパルスを発生
し、初期値として設定されたテストモード確認キー設定
レジスタ８と、一致回路７で比較し一致したとき一致パ
ルスを発生させる。次にゲートパルス発生回路５で発生
された数クロック分のゲートパルスの期間に、一致回路
７で一致パルスが発生されたときＡＮＤ回路９でテスト
モード設定データラッチ許可信号を生成する。第１の複
数の端子から入力されたデータはデコード回路１１によ
ってデコードされテストモードを生成し、テストモード
設定データラッチ許可信号１０でラッチしてラッチ回路
１２に指定されたテストモードを保持される。
【００２４】以上のように、リセット信号を解除した
後、数クロック分のゲートパルスを発生させるゲートパ
ルス発生回路と、テストモード設定のためのデータを入
力しデータの遷移をエッジとして検出しパルスを発生す
るエッジ検出回路と、初期値として設定されたテストモ
ード確認キー設定レジスタと、テストモード確認キー設
定レジスタと比較し一致したとき一致パルスを発生する
一致回路と、半導体集積回路に指定されたテストモード
に設定するデコード回路と、テストモード設定を保持す
るラッチ回路とを設けることにより、テストモード設定
専用の信号端子を排除して信号端子の共有化が図れるこ
とができる。
後、数クロック分のゲートパルスを発生させるゲートパ
ルス発生回路と、テストモード設定のためのデータを入
力しデータの遷移をエッジとして検出しパルスを発生す
るエッジ検出回路と、初期値として設定されたテストモ
ード確認キー設定レジスタと、テストモード確認キー設
定レジスタと比較し一致したとき一致パルスを発生する
一致回路と、半導体集積回路に指定されたテストモード
に設定するデコード回路と、テストモード設定を保持す
るラッチ回路とを設けることにより、テストモード設定
専用の信号端子を排除して信号端子の共有化が図れるこ
とができる。
【００２５】以下、本発明の第３の実施形態について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００２６】図２は本発明の第３の実施形態における発
振安定待ちテスト回路の構成を示すブロック図である。
図２において、３はリセット入力端子、４は発振クロッ
ク入力端子、１３は第１、第２の実施形態に示すテスト
モード設定回路、１８は発振安定待ち時間生成用の発振
安定待ちカウンタ、１９、２０、２１は発振安定待ちカ
ウンタを分割した各段ごとのカウンタ、２２、２３は第
１のセレクタ、２４は第２のセレクタ、１５はＣＰＵシ
ステムクロック発生回路である。
振安定待ちテスト回路の構成を示すブロック図である。
図２において、３はリセット入力端子、４は発振クロッ
ク入力端子、１３は第１、第２の実施形態に示すテスト
モード設定回路、１８は発振安定待ち時間生成用の発振
安定待ちカウンタ、１９、２０、２１は発振安定待ちカ
ウンタを分割した各段ごとのカウンタ、２２、２３は第
１のセレクタ、２４は第２のセレクタ、１５はＣＰＵシ
ステムクロック発生回路である。
【００２７】以上のように構成されたテストモード設定
方法について、以下その動作を説明する。
方法について、以下その動作を説明する。
【００２８】まず、発振クロック入力端子４から入力さ
れた発振クロックはＮ段に分割された発振安定待ちカウ
ンタ１８の分割されたカウンタ１９の初段フリップフロ
ップに入力され、次段以降、前段の信号に対して数分周
された信号が伝搬されていく。また発振安定待ちカウン
タ１８の１段目カウンタ１９、２段目カウンタ２０、Ｎ
段目カウンタ２１の各段終端フリップフロップの出力信
号と発振クロック入力端子４から入力された発振クロッ
クは第１のセレクタ２２、２３によって、一方が選択さ
れて各次段の初段フリップフロップに入力される。発振
安定待ちカウンタ１８の各段終端フリップフロップ出力
信号の１段目分周信号、２段目分周信号、Ｎ段目分周信
号は第２のセレクタ２４により選択される。また、第１
のセレクタ２２、２３と第２のセレクタ２４の選択条件
は実施形態１、２に示すテストモード設定回路１３で制
御する。このような構成により発振クロックを分周する
フリップフロップの先頭と終わりのフリップフロップが
任意に指定でき、任意に指定した発振安定待ち時間を経
過してＣＰＵシステムクロック発生回路１５でＣＰＵシ
ステムクロックを発生する。
れた発振クロックはＮ段に分割された発振安定待ちカウ
ンタ１８の分割されたカウンタ１９の初段フリップフロ
ップに入力され、次段以降、前段の信号に対して数分周
された信号が伝搬されていく。また発振安定待ちカウン
タ１８の１段目カウンタ１９、２段目カウンタ２０、Ｎ
段目カウンタ２１の各段終端フリップフロップの出力信
号と発振クロック入力端子４から入力された発振クロッ
クは第１のセレクタ２２、２３によって、一方が選択さ
れて各次段の初段フリップフロップに入力される。発振
安定待ちカウンタ１８の各段終端フリップフロップ出力
信号の１段目分周信号、２段目分周信号、Ｎ段目分周信
号は第２のセレクタ２４により選択される。また、第１
のセレクタ２２、２３と第２のセレクタ２４の選択条件
は実施形態１、２に示すテストモード設定回路１３で制
御する。このような構成により発振クロックを分周する
フリップフロップの先頭と終わりのフリップフロップが
任意に指定でき、任意に指定した発振安定待ち時間を経
過してＣＰＵシステムクロック発生回路１５でＣＰＵシ
ステムクロックを発生する。
【００２９】以上のように本実施形態によれば、発振安
定待ち時間生成用のカウンタを分割し、その前後にセレ
クタを設けて使用するフリップフロップを任意に選択で
きるようにしたことにより、発振安定待ち時間を任意に
指定ができ発振安定待ちカウンタの全てのフリップフロ
ップも短時間でテストすることができる。
定待ち時間生成用のカウンタを分割し、その前後にセレ
クタを設けて使用するフリップフロップを任意に選択で
きるようにしたことにより、発振安定待ち時間を任意に
指定ができ発振安定待ちカウンタの全てのフリップフロ
ップも短時間でテストすることができる。
【００３０】以下、本発明の第４の実施形態について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００３１】図３は本発明の第４の実施形態における情
報端末機器の構成を示すブロック図である。図３におい
て、１３は実施形態１，２のテストモード設定回路、１
４は実施形態３の発振安定待ち回路、１５はＣＰＵシス
テムクロック発生回路、１６はＣＰＵ、２５はＲＯＭ、
２６はＲＡＭ、２７はＬＣＤコントローラ、２８は割り
込み制御回路、２９はＵＡＲＴ、３０はタイマー、３１
はカウンター、３２はＡ／Ｄ、３３はキー入力、３４は
入出力ポート、３５はＢＵＳインターフェイス回路、３
６はダイレクト・メモリ・アクセス・コントローラであ
る。
報端末機器の構成を示すブロック図である。図３におい
て、１３は実施形態１，２のテストモード設定回路、１
４は実施形態３の発振安定待ち回路、１５はＣＰＵシス
テムクロック発生回路、１６はＣＰＵ、２５はＲＯＭ、
２６はＲＡＭ、２７はＬＣＤコントローラ、２８は割り
込み制御回路、２９はＵＡＲＴ、３０はタイマー、３１
はカウンター、３２はＡ／Ｄ、３３はキー入力、３４は
入出力ポート、３５はＢＵＳインターフェイス回路、３
６はダイレクト・メモリ・アクセス・コントローラであ
る。
【００３２】以上のように構成された情報端末機器につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
【００３３】まず、発振安定待ち回路１４により発振ク
ロックが安定する時間を生成されて、発振クロックが安
定動作になるとＣＰＵシステムクロック発生回路により
ＣＰＵ動作の基準クロックのシステムクロックが生成さ
れてＣＰＵに入力してＣＰＵは動作を開始する。ＲＯＭ
２５にはＣＰＵ１６を制御するプログラムと圧縮された
表示フォントデータが記憶されている。圧縮されている
表示フォントデータはＣＰＵの制御で解凍されてＲＡＭ
２６に一時的に記憶される。ＲＡＭ２６に記憶された表
示データはダイレクト・メモリ・アクセス・コントロー
ラ３６によりＣＰＵ制御なしでＬＣＤコントローラ２７
に転送され、ＬＣＤコントローラ２７の制御でＬＣＤ表
示される。機器外部とのインターフェイスとして、通信
をつかさどるＵＡＲＴ２９、Ａ／Ｄ３２、キー入力３
３、入出力ポート３４がある。また、タイマー３０、カ
ウンター３１は時間制御に必要な信号を生成する。割り
込み制御回路２８は機器外部または内部からのレスポン
スを受けた時の動作手順をＣＰＵに知らせる役割を果た
している。これらのＣＰＵ周辺機能はＢＵＳインターフ
ェイス回路３５を介してＣＰＵとの信号のやり取りを行
っている。テスト時にはテストモード設定回路１３を用
いることで各機能ブロックを短時間にテストを可能とす
る。
ロックが安定する時間を生成されて、発振クロックが安
定動作になるとＣＰＵシステムクロック発生回路により
ＣＰＵ動作の基準クロックのシステムクロックが生成さ
れてＣＰＵに入力してＣＰＵは動作を開始する。ＲＯＭ
２５にはＣＰＵ１６を制御するプログラムと圧縮された
表示フォントデータが記憶されている。圧縮されている
表示フォントデータはＣＰＵの制御で解凍されてＲＡＭ
２６に一時的に記憶される。ＲＡＭ２６に記憶された表
示データはダイレクト・メモリ・アクセス・コントロー
ラ３６によりＣＰＵ制御なしでＬＣＤコントローラ２７
に転送され、ＬＣＤコントローラ２７の制御でＬＣＤ表
示される。機器外部とのインターフェイスとして、通信
をつかさどるＵＡＲＴ２９、Ａ／Ｄ３２、キー入力３
３、入出力ポート３４がある。また、タイマー３０、カ
ウンター３１は時間制御に必要な信号を生成する。割り
込み制御回路２８は機器外部または内部からのレスポン
スを受けた時の動作手順をＣＰＵに知らせる役割を果た
している。これらのＣＰＵ周辺機能はＢＵＳインターフ
ェイス回路３５を介してＣＰＵとの信号のやり取りを行
っている。テスト時にはテストモード設定回路１３を用
いることで各機能ブロックを短時間にテストを可能とす
る。
【００３４】以上のように本実施形態によれば、実施形
態１、２および３のテストモード設定回路と発振安定待
ちテスト回路を情報端末機器システムに組み込むことに
よりテスト専用の端子を設けることなく、短時間にテス
ト可能なマイクロコントローラを実現することができ
る。
態１、２および３のテストモード設定回路と発振安定待
ちテスト回路を情報端末機器システムに組み込むことに
よりテスト専用の端子を設けることなく、短時間にテス
ト可能なマイクロコントローラを実現することができ
る。
【００３５】
【発明の効果】以上のように本発明は、リセット状態解
除後、ゲートパルス発生回路に数クロック分のゲートパ
ルスを発生させたとき、テストモードを設定するための
データを入力し、データの遷移をエッジとして検出さ
せ、初期値として設定されたテストモード認識キー設定
レジスタと一致したときテストモード設定データラッチ
許可信号を生成させ、テストモードの設定データをデコ
ードしてテストモードを生成させ、テストモード設定デ
ータラッチ許可信号でラッチ回路に保持させてテストモ
ードを設定させることにより、テストモード設定専用の
信号端子を排除して信号端子の共有化が図れて、短時間
にテストモードを設定することができる優れたテストモ
ード設定方法を実現できるものである。
除後、ゲートパルス発生回路に数クロック分のゲートパ
ルスを発生させたとき、テストモードを設定するための
データを入力し、データの遷移をエッジとして検出さ
せ、初期値として設定されたテストモード認識キー設定
レジスタと一致したときテストモード設定データラッチ
許可信号を生成させ、テストモードの設定データをデコ
ードしてテストモードを生成させ、テストモード設定デ
ータラッチ許可信号でラッチ回路に保持させてテストモ
ードを設定させることにより、テストモード設定専用の
信号端子を排除して信号端子の共有化が図れて、短時間
にテストモードを設定することができる優れたテストモ
ード設定方法を実現できるものである。
【図１】本発明の実施形態におけるテストモード設定方
法、テスト回路の構成を示すブロック図
法、テスト回路の構成を示すブロック図
【図２】本発明の実施形態における発振安定待ちテスト
回路の構成を示すブロック図
回路の構成を示すブロック図
【図３】本発明の実施形態における情報端末機器の構成
を示すブロック図
を示すブロック図
【図４】従来の半導体装置の構成を示すブロック図
５ ゲートパルス発生回路
６ エッジ検出回路
７ 一致回路
８ テストモード認識キー設定レジスタ
９ ＡＮＤ回路
１１ デコード回路
１２ ラッチ回路
１３ テストモード設定回路
１４ 発振安定待ち回路
１５ ＣＰＵシステムクロック発生回路
１６ ＣＰＵ
１７ ＣＰＵ周辺回路
１８ 発振安定待ちカウンタ
１９ 分割された１段目のカウンタ
２０ 分割された２段目のカウンタ
２１ 分割されたＮ段目のカウンタ
２２、２３ 第１のセレクタ
２４ 第２のセレクタ
２５ ＲＯＭ
２６ ＲＡＭ
２７ ＬＣＤコントローラ
２８ 割り込み制御回路
２９ ＵＡＲＴ
３０ タイマー
３１ カウンター
３２ Ａ／Ｄ
３３ キー入力
３４ ポート
３５ ＢＵＳインターフェイス回路
３６ ダイレクト・メモリ・アクセス・コントローラ
フロントページの続き
(56)参考文献 特開 平８−263466（ＪＰ，Ａ)
特開 平７−271629（ＪＰ，Ａ)
特開 昭63−205726（ＪＰ，Ａ)
特開 昭62−8195（ＪＰ，Ａ)
特開 昭54−76028（ＪＰ，Ａ)
特開 平７−295955（ＪＰ，Ａ)
特開 平４−316136（ＪＰ，Ａ)
特開 昭57−45944（ＪＰ，Ａ)
特開 昭60−262231（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28
Claims (4)
- 【請求項１】 発振安定待ち回路を内蔵した半導体集積
回路のテストモードを設定するための方法であって、第
４の端子から発振クロックを入力し、第３の端子からリ
セット信号を入力し、前記リセット信号によりリセット
状態を解除された後に数クロック分のゲートパルスを発
生させる期間に第２の端子から前記テストモードを設定
するためのデータを入力し、前記データの遷移をエッジ
として検出することによりパルスデータを発生し、前記
テストモードを判別するためのキーデータと前記パルス
データとを比較して一致した時にテストモード設定デー
タラッチ許可信号を生成し、第１の端子から入力される
前記テストモードを設定するためのデータをデコードし
てテストモード信号を発生し、前記テストモード設定デ
ータラッチ許可信号により前記テストモード信号をラッ
チして保持することを特徴とするテストモード設定方
法。 - 【請求項２】 発振安定待ち回路を内蔵した半導体集積
回路のテストモードを設定する回路であって、前記半導
体集積回路の通常動作モード時には通常動作のデータを
入力し前記テストモード時には前記テストモードのデー
タを入力するための第１の端子と、前記半導体集積回路
の通常動作モード時には通常動作のデータを入力し前記
テストモード時には前記テストモードのデータを入力す
るための第２の端子と、リセット信号を入力するための
第３の端子と、発振クロックを入力するための第４の端
子と、前記リセット信号によりリセット状態を解除され
た後に数クロック分のゲートパルスを発生するためのゲ
ートパルス発生回路と、前記第２の端子から入力される
データの遷移をエッジとして検出してパルスデータを発
生するためのエッジ検出回路と、前記テストモードを判
別するためのキーデータを初期値として設定したテスト
モード確認キー設定レジスタと、前記パルスデータと前
記キーデータとを比較して一致した時に一致パルスを発
生するための一致回路と、数クロック分の前記ゲートパ
ルスの期間に前記一致パルスを検出した時にテストモー
ド設定データラッチ許可信号を生成するためのＡＮＤ回
路と、前記第１の端子から入力されるデータにより指定
されたテストモード信号を発生するためのデコード回路
と、前記テストモード設定データラッチ許可信号により
前記テストモード信号をラッチして保持するためのラッ
チ回路とを備え、請求項１に記載のテストモード設定方
法を実現することを特徴とするテストモード設定回路。 - 【請求項３】 発振安定待ち回路を内蔵した半導体集積
回路の発振安定待ち時間を短縮するためのテスト回路で
あって、リセット信号を入力するための第３の端子と、
発振クロックを入力するための第４の端子と、前記発振
クロックを分周するための分割されたカウンタから構成
される発振安定待ちカウンタと、前記発振クロックと前
記発振安定待ちカウンタで分周された信号を選択するた
めの第１のセレクタと、前記発振安定待ちカウンタを分
割した１段目のカウンタの出力信号から前記発振安定待
ちカウンタを分割したＮ段目のカウンタの出力信号まで
の信号を選択するための第２のセレクタと、前記第１の
セレクタを制御する信号と前記第２のセレクタを制御す
る信号を生成するための請求項２に記載のテストモード
設定回路と、前記発振クロックと前記第２のセレクタか
ら出力される信号により指定される発振安定待ち時間後
にＣＰＵシステムクロックを発生させるためのＣＰＵシ
ステムクロック発生回路とを備えたことを特徴とする発
振安定待ちテスト回路。 - 【請求項４】 システムの動作を制御するためのプログ
ラムと、フォントデータを記憶したＲＯＭと、前記ＲＯ
Ｍに記憶されている圧縮された前記フォントデータを解
凍したデータを一時的に記憶させるＲＡＭと、前記ＲＡ
Ｍにデータを転送するためのダイレクト・メモリ・アク
セス・コントローラと、前記ＲＡＭに記憶された表示デ
ータをＬＣＤに表示させるためのＬＣＤコントローラ
と、内部動作のタイミングをコントロールする時間を生
成するためのタイマーと、数値をカウントするためのカ
ウンターと、外部からのアナログ信号をデジタル信号に
変換するためのＡ／Ｄと、外部からの入力を受け付ける
ためのキー入力と、外部とのアクセスを行うための入出
力ポートと、シリアル通信を行うためのＵＡＲＴと、割
り込み信号を制御するための割り込み制御回路と、全体
のシステムを制御するためのＣＰＵと、周辺回路のバス
を制御するためのＢＵＳインターフェイス回路と、前記
ＣＰＵのシステムクロックを発生するためのＣＰＵシス
テムクロック発生回路と、請求項３に記載の発振安定待
ちテスト回路と、請求項２に記載のテストモード設定回
路とを備えたことを特徴とするマイクロコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14187699A JP3506047B2 (ja) | 1999-05-21 | 1999-05-21 | テストモード設定方法とテスト回路およびマイクロコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14187699A JP3506047B2 (ja) | 1999-05-21 | 1999-05-21 | テストモード設定方法とテスト回路およびマイクロコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000329832A JP2000329832A (ja) | 2000-11-30 |
| JP3506047B2 true JP3506047B2 (ja) | 2004-03-15 |
Family
ID=15302228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14187699A Expired - Fee Related JP3506047B2 (ja) | 1999-05-21 | 1999-05-21 | テストモード設定方法とテスト回路およびマイクロコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3506047B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8883960B2 (en) | 2007-01-04 | 2014-11-11 | Sk Chemicals Co., Ltd. | Polyarylene sulfide resin with excellent luminosity and preparation method thereof |
| US9249263B2 (en) | 2010-03-09 | 2016-02-02 | Sk Chemicals Co., Ltd. | Recyclable polyarylene sulfide and preparation method thereof |
-
1999
- 1999-05-21 JP JP14187699A patent/JP3506047B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8883960B2 (en) | 2007-01-04 | 2014-11-11 | Sk Chemicals Co., Ltd. | Polyarylene sulfide resin with excellent luminosity and preparation method thereof |
| US8957182B2 (en) | 2007-01-04 | 2015-02-17 | Sk Chemicals Co., Ltd. | Polyarylene sulfide resin with excellent luminosity and preparation method thereof |
| US9249263B2 (en) | 2010-03-09 | 2016-02-02 | Sk Chemicals Co., Ltd. | Recyclable polyarylene sulfide and preparation method thereof |
| US9422401B2 (en) | 2010-03-09 | 2016-08-23 | Sk Chemicals Co., Ltd. | Recyclable polyarylene sulfide and preparation method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000329832A (ja) | 2000-11-30 |
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