JPS63262716A - アナログ入力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］一 本発明は、ディジタル計算機に接続され計算機の管理下
でＩＩＩ御されるアナログ入力装置に関し、特にアナロ
グ入力装置のデータの変換シーケンスおよびデータ格納
方式に関するものである。

［従来の技術］ 従来のこの種のアナログ入力装置では、次の２つのモー
ドのいずれでしか動作しない。

（１）プログラムでアナログ入力装置を起動し、アナロ
グ・ディジタル変換（以下ＡＤ変換という）終了後゛プ
ログラムでデータを読み込むプログラムモード。

（２）プログラムでアナログ入力装置を起動し、内部ま
たは外部信号のタイミングによってＡＤ変換し、変換し
たデータをメモリへＤＭＡ　（ダイレクト・メモリ・ア
クセス）転送する。

例えば。

■外部からのパルス信号に同期してデータを取集する。

■定周期（例え＋ｆ　５００　ｍ　ｓ　）で上記ので取
集した特定データを監視する。

のような処理があった場合、■の処理を優先して行う必
要がある。

［発明が解決しようとする問題点コ このため、■の処理ではＤＭＡモードにより外部信号の
タイミングでアナログ入力装置に読み込み、■の処理で
は■の処理で収集したデータから所望のデータを取り出
すことになるが、外部からのパルス信号が不規則（例え
ば回転機から１回転ごとに１パルス発生するような場合
には、回転数によってパルス間隔が異なる）な場合、不
定周期データから定周期データを得ることができず、何
等かの対策が必要であった。

本発明は、このような点に鑑みてなされたもので、プロ
グラムにより任意のタイミングで瞬時値を得、内部また
は外部信号によるタイミングで前記瞬時値をスキャンし
て読取りこれをメモリへ転送することのできる２つの機
能を有するアナログ入力装置を提供することにある。

［問題点を解決するための手段］ このような目的を達成するために、本発明では。

次の２つの処理モードを実行する手段を備えていること
を特徴とする。

■レジスタモード このモードでは、プログラムによって一度起動されると
、その後は常に最高速で無限サイクリックにＡＤ変換を
行い、瞬時値レジスタを更新する。

瞬時値レジスタはデバイスアドレスの一部としてプログ
ラムで読取る。

■ＦＩＦＯ（先入れ先出しメモリ）スキャンモード このモードでは、内部または外部信号によるタイミング
でスキャンを行い、ＦＩＦＯのデータをＤＭＡコントロ
ーラによって指定メモリへＤＭＡ転送する。

［作用コ 本発明では、このような２つの処理モードを持つことに
より、■任意時の瞬時値がプログラムで得られ、■内部
または外部信号によるタイミングでデータ取集ができる
。

［実施例］ 以下図面を参照して本発明の実施例を詳細に説明する。

第１図は本発明に係るアナログ入力装置の一実施例を示
す構成図である。図において、１は複数のチャンネルの
アナログ入力信号（ＣＨＩ〜ＣＨｎ）を択一的に選択す
るマルチプレクサ、２はマルチプレクサ１の出力をシー
ケンス実行ロジック回路により制御されるゲインで増幅
するゲインアンプ、３はゲインアンプ２の出力を標本化
するためのサンプルホールド回路、４はサンプルホール
ド回路３の出力をＡＤ変換するＡＤ変換器、５はＡＤ変
換器４の出力を記憶する先入れ先出し型のメモリ（以下
ＦＩＦＯという）、６はＡＤ変換器４の出力をシーケン
ス実行ロジック回路の指示により取り込む瞬時値レジス
タで１通常ＲＡＭ（ランダム・アクセス・メモリ）が使
泪される。

７はＰ　ＩＦＯ５に格納されたデータをＤＭＡ転送する
ためのＤＭＡコントローラ、８はシーケンス実行ロジッ
ク回路で、計算機がアクセス可能な各種のレジスタを有
し、このレジスタの内容を参照して各部に必要なｆＨ！
Ｉ＋信号を与え適宜に各部を制御するものである。

９はタイマーで、特定のインターバルでシーケンス実行
ロジック回路８にトリガなかける信号を発生する。１ｏ
は割り込みコントローラで、アナログ入力装置の動作の
内、特に計算機側の処理に優先する処理を実行する場合
や、装置の動作異常が生じた場合などに、計算機側に割
り込みをかけるためのものである。１１は計算機１２と
信号を授受するためのバスである。

このような構成において、第２図の状態遷移図を参照し
てその動作を説明する。

（１）電源投入 電源を投入すると計算機はアイドルモードになる。この
場合ＡＤ変換動作は行われない。

（２）アイドルモードにおいて、計算機１２はシ−ケン
ス実行ロジック回路８内のコントロール・アンド・ステ
ータス・レジスタ（ＣＳ　Ｒ）のレジスタモードビット
を１にする。Ｃ８Ｒの各ビットは第３図に示すような意
味をもっている。レジスタモードビットを１にすると、
レジスタオンリーモードになる。

なおレジスタモードビットを１にする時、ＡＤ変換速度
（例えば２００　Ｋ　Ｈｚまたは５０　Ｋ　Ｈｚのいず
れか一方）の指定およびチャンネルパラメータレジスタ
（ＣＰ　Ｒ）のセットも併せて指定しておく。

ＣＰＲは、第５図に示すような構成となっており、各レ
ジスタは８ビツト構成であり、ビットＯ２ｌでは入力レ
ンジの指定、ピッ八２ではアナログ入力信号がバイポー
ラ型（出入力）であるかユニポーラ型（正極性または負
極性入力）であるかの指定、ビット６．７ではデータコ
ード（Ｏのときはアナログ入力測定、ｌのときは校ｉＥ
ｍｏｖ入カ、２のときは佼正泪のＩＯＶ入力を表す）を
それぞれ指定することができるようになっている。

（３）レジスタオンリーモードにおいては、指定された
変換速度でＣＰＲを参照しながらスキャンを無限回繰り
返す。得られた値は、瞬時値レジスタ（ＮｖＲ）６の該
当位置に書き込まれる。

ＮＶＲはデバイスアドレス空間上に第４図に示すように
割付られでおり、ユーザはメモリを読む要領で最新値を
得ることができる。ユーザが読み取った値はその時点よ
り最悪８０μｓ　　（２００ＫＨｚの変換速度で、アナ
ログ入力が１６チヤネルの場合）、？′け古い値である
が、実用上問題とはならない。

このモードで、計算機よりシーケンス実行ロジック回路
８内のコントロール・アンド・ステータス・レジスタ（
ＣＳＲ）のレジスタモードイネーブルビットをＯにリセ
ットすると、アイドルモードになり、ＡＤ変換動作は停
止する。

（４）＃記しジスタオンリーモードでＣ８ＲのＦＩＦＯ
イネーブルビットを１にすると、スタートトリガウェイ
トモードに移る。

なおＦＩＦＯイネーブルビットを１にする時、次の事項
も併せて行う。

■外部トリガを使用する場合、Ｃ５Ｒ内の外部トリガイ
ネーブルビットを１にする。

■外部トリガを使用しない場合、Ｃ８Ｒ内の内部トリガ
スタートビットを１にする。これにより、スタートトリ
ガウェイトモードに移った時直ちにスキャン実行へと移
ることができる。

■外部サンプリング信号をシーケンス実行ロジック回路
８に与えてスキャンを起動させる場合、外部サンプリン
グイネーブル番１にする。

■タイマ９から内部サンプリング信号をシーケンス実行
ロジック回路８に与えてスキャンを起動させる場合は、
タイマ９にプリセット値もセットしておき、Ｃ８Ｒ内の
内部サンプリングイネーブルを１にする。これによりタ
イマ９が起動し、前記プリセット値の時間だけ経過した
後内部サンプリング信号が自動的に発生する。

（５）スタートトリガウェイトモード シーケンス実行ロジック回路８が外部トリガスタート信
号を待っている状態である。この状態でも、レジスタモ
ードのスキャンは実行されている。

なお、外部信号を使用しない場合（すなおちプログラム
起動で直ちにスタートさせる場合）は。

Ｃ３Ｈの内部トリガスタートビットによって直ちにスキ
ャン実行に移る。

（６）スタートトリガウェイトモードにおいて、外部ト
リガスタートがシーケンス実行ロジック回路８に与えら
れると、サンプリングウェイトモードに移る。

（７）サンプリングウェイトモード サンプリング信号およびトリガ信号を待っている状態で
、この状態でもレジスタモードのスキャンは実行されて
いる。

そして、 ■シーケンス実行ロジック回路８に外部サンプリングま
たは内部サンプリング信号が与えられた時は、スキャン
実行に移る。

■外部トリガストップがシーケンス実行ロジック回路８
に入った場合、ＦＩＦＯスキャンモードを終了し、レジ
スタオンリーモードに移る。

■Ｃ５ＲのＦＩＦＯイネーブルビットが０（すなわちＦ
ＩＦＯディセーブル）にリセットされた時は、ＦＩＦＯ
スキャンモードを終了し、レジスタオンリーモードに移
る。

（８）スキャン実行 レジスタモードのスキャンに割り込んで、ＦＩＦ○スキ
ャンレジスタ（ＦＳＲ）とステップ数レジスタ（ＳＣＲ
）とによってスキャンを実行する。

ＦＳＲは、第６図に示すようなレジスタで、ＦＩＦＯス
キャンする順番を定めたもので、この順番にデータが送
出される。またＳＣＲは、ＩＩ！７図に示すように１バ
イトのレジスタで、１回のスキャンで参照するＦＳＲの
個数を指定したものである。

ＡＤ変換して得られたデータはＤＭＡコントローラ７に
より図示しないメモリにＤＭＡ転送される。この時、Ａ
Ｄ変換データは瞬時値レジスタ６（ＮＶＲ）にも格納さ
れる。

さて、レジスタモードスキャン時にＰＩＦＯスキャンモ
ードのスキャンが割り込んだ場合の様子を次に説明する
。今、ＦＩＦＯスキャンレジスタＦＳＲには例えば第８
図（イ）に示すようにスキャン原産を示すチャンネル番
号１６，１４．、、、。

２が書き込まれており、またステップ数レジスタＳＣＨ
には例えば第８図（ロ）に示すように１回のスキャンで
参照するＦＳＲの個数８が指定されているとする。

レジスタモードのスキャンが第９図に示すように第７チ
ヤネルまでスキャンした時、サンプリング信号がシーケ
ンス実行ロジック回路８に入力され、ＦＩＦＯスキャン
モードとなってスキャンを行う。ＦＳＲとＳＣＨの内容
によりマルチプレクサ１を切り換えて第１６チヤネルか
ら第２チヤネルまで２チヤネルごとにアナログ信号なＡ
Ｄ変換する。ＦＩＦＯ５へ書き込まれる順番は第１０図
に示す通りである。なお、このとき同時に瞬時値レジス
タ（ＮＶＲ）６の該当位置へも書き込みが行われる。

ＰＩＦＯ５に格納されたデータは、計算機よりＤＭＡコ
ントローラ７を駆動させて図示しないメモリへＤＭＡ転
送す墨ことができる。

ＦＩＦＯスキャンモードのスキャンが終了すると、レジ
スタモードのスキャンに戻り、第９図に示すようにチャ
ネル１から順に１チヤネルずつ選択しＡＤ変換する。得
られたデータ番よＰＩＦＯ５および瞬時値レジスタ６に
順次書き込まれる。

シーケンス実行ロジック回路８によるマルチプレクサｌ
、ゲインアンプ２およびＡＤ変換器４のｔ＋＋御につい
て次に説明する。

これらのＩ制御に関連する機能のブロック図を第１１図
に示す。シーケンス実行ロジック回路８に内蔵されてい
る基本クロック（周期５μｓのクロック）をｚ−１変換
し、この時間関数信号でマルチプレラスポイント決定／
チャネルパラメータ抽出ロジックを起動する。ここで得
られたチャネルＮｏおよびパラメータにより、マルチプ
レクサ１、ゲインアンプ２、ＡＤ変換器４をそれぞれ制
御する。なお、ＡＤ変換塁４に使用するクロックとして
は、前記５μＳの基本クロック１用いる。

このようにして得た入力データ（ディジタルデータ）は
前記チャネルＮＯと共に入力データ書き込みロジック（
シーケンス実行ロジック回路内に設けられている機能）
を介してＦＩＦ○５および瞬時値レジスタ６の当該チャ
ネルＮｏのレジスタに書き込まれる。

マルチプレラスポイント決定／チャネルパラメータ抽出
ロジックにおける動作は第１２図に示すフローに従う。

すなおち、サンプリング・ラッチの状態である場合には
、サンプリング・ラッチの状態を解除し、続いてステッ
プ数レジスタＳＣＨの内容をＦＩＦＯスキャンモードカ
ウンタＦＳＣに書き込み１次のステップに移る。なお、
既にサンプリング・ラッチの状態が解除されていた場合
には直接以下のステップに進む。

■ＦＩＦＯスキャンモードカウンタＦＳＣの内容が０で
ない場合は、ＦＳＣで示されるアドレスのＦＩＦＯスキ
ャンレジスタＦＳＲの内容（マルチプレクサすべきチャ
ネルＮｏ）をカレントチャンネルＮｏレジスタＣＮＲに
入れる。そしてこのとき、ＦＳＣの値を１滅じておくと
共に、ＦＳＣには○を格納する。

■その後ＣＮＲで示されるアドレスのＣＰＲの内容をカ
レントチャネルパラメータレジスタＣＣＰＲに格納し、
このマルチプレウスポイント決定／チャンネルパラメー
タ抽出処理を終了する。

■なお、前記■においてＦＳＣが０の場合は、レジスタ
モードスキャンカウンタＲＳＣの値をカレントチャンネ
ルＮＯレジスタＣＮＲに入れ、ＲＳＣは１増加する。そ
のＲＳＣが１６に達しないときは前記■に移り、ＲＳＣ
が１６になったときにはＲＳＣを０にクリアして前記■
に移る。

なお、ＦＩＦＯスキャンモードカウンタＦＳＣ、レジス
タモードスキャンカウンタＲ３Ｃ％カレントチャンネル
ＮＯレジスタＣＮＲ、カレントチャンネルパラメータレ
ジスタＣＣＰＲは、すべてシーケンス実行ロジック８に
備えられている。

［発明の効果コ 以上詳細に説明したように、本発明によれば、同一のア
ナログ入力データに対して、■外部要因をタイミングと
するデータ取集処理と、■内部の定周期の処理（データ
収集や監視などの処理）とが可能であり、また上記のと
■の処理とをそれぞれ独立におこな力せることもできる
。

【図面の簡単な説明】

第１図は本発明に係るアナログ入力装置の一実施例を示
す要部構成図、第２図は状態遷移図、第３図はコントロ
ール・アンド・ステータス・レジスタ（ＣＳＲ）の各ビ
ットの意味を示す図、第４図ないし第７図は各レジスタ
の構造ないしフォーマットを説明するための図、第８図
ないし第９図はレジスタへのデータ書き込みの一例を示
す図、１１０図はＦＩＦＯのデータ書き込み頭座を説明
するための図、第１１図は機能ブロック図、第１２図は
マルチプレクスポイント決定およびチャ　。 ンネルパラメータ抽出に係る動作フローである。 １・・・マルチプレクサ、２・・・ゲインアンプ、３・
・・サンプルホールド回路、４・・・ＡＤ変換器、５・
・・ＦＩＦＯ，６・・・瞬時値レジスタ、７・・・ＤＭ
Ａコントローラ、８・・・シーケンス実行ロジック回路
、９・・・タイマー、１０・・・割り込みコントローラ
、１１゜・・・バス、１２・・・計算機。 第２図 第６図　　第７図 １　　Ｂｙτ◇／ステ・ノア 第ｉ図 （イ）　　　　　　　　　（０） 第９図　　　　　第１θ図 第１２図

Claims (1)

1. 【特許請求の範囲】 計算機と接続され、多チャンネルのアナログ入力信号を
   順次スキャンし、これをＡＤ変換してレジスタに取り込
   み、必要に応じてレジスタの内容をＤＭＡ転送すること
   のできるアナログ入力装置であって、 前記レジスタが、ＡＤ変換出力を格納しデバイスアドレ
   スの一部としてプログラムでアクセス可能な瞬時値レジ
   スタと、内部または外部信号に基づくタイミングでのＡ
   Ｄ変換値を格納する ＦＩＦＯで構成され、 レジスタモードでは、プログラムによって一度起動する
   と常に最高速で無限サイクリックにＡＤ変換を行い、そ
   のＡＤ変換値で前記瞬時値レジスタを更新し、ＦＩＦＯ
   スキャンモードでは、内部または外部信号によるタイミ
   ングでスキャンを行い、得られたデータはＦＩＦＯから
   取り出してＤＭＡ転送するようにした手段を有するシー
   ケンス実行ロジック回路 を具備したことを特徴とするアナログ入力装置。