JPH0498515A - Ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、複数チャンネルのアナログ量をディジタル量
に変換するＡ／Ｄ変換装置に関する。

Ｂ９発明の概要 本発明は、複数チャンネルのアナログ量をマルチプレク
サで選択し、Ａ／Ｄ変換してＲＡＭ等に一時保存し、こ
れをＣＰＵ側に読み出すＡ／Ｄ変換装置において、 マルチプレクサによるチャンネル選択に高速チャンネル
のサンプリング−巡で低速チャンネルの１つのチャンネ
ルのサンプリングを行うことにより、 高いサンプリングを必要とするアナログ量の入力にも対
応できるようにしたものである。

Ｃ９従来の技術 Ａ／Ｄ変換装置は、コンピュータを制御中枢部とする各
種デ、・シタル制御装置へのアナログデータ入力手段と
して多く利用され、多数のアナログ量を入力するのにマ
ルチプレクサによる入力チャンネルの切換と、Ａ／Ｄ変
換器によるディジタル量への変換と、変換した各チャン
ネルのディジタルデータを一時保存してＣＰＵに渡すた
めのレジスタ又はメモリが用意される。

この種の従来装置としては、特公平１−２３８０５号公
報に記載された第３図に示す構成のものがある。８チヤ
ンネルマルチプレクサ１によって選択されたアナログデ
ータをＡ／Ｄ変換器２によってディジタル量に変換し、
変換したディジタル量をデュアルポートＲＡＭ３に一時
保存し、この保存データＣＰＵ４に対する割り込みで該
ＣＰＵ側に出力する。制御回路５はマルチプレクサ１の
チャンネル及びＲＡＭ３の書き込みアドレスを選択する
ための分周回路５Ｉとプリセッタブルカウンタ５２と設
定器５３によって構成される。信号優先回路６はＡ／Ｄ
変換器２からＲＡＭ３へのデータ書き込みとＲＡＭ３か
らＣＰＵ４側へのデータ読み出しの優先選択を行う。ト
リガ発生回路７は電源投入等によって起動されて制御回
路５の起動を周期的に行う。

上述の構成において、アナログデータ入力からＣＰＵが
そのディジタルデータを読み込むまでのむだ時間（遅れ
時間）は、ＣＰＵの読み出しとＡ／Ｄ変換とが同期して
いないときには何れのチャンネルデータに対しても平均
的には同じ（８チヤンネル入力には４チャンネル分のＡ
／Ｄ変換時間）になる。

このため、上限周波数の高いアナログ信号や重要度の高
いアナログ信号には適用できない場合がある。

そこで、各チャンネルのＡ／Ｄ変換終了毎にＣＰＵに割
り込みを発生させることが考えられるが、この割り込み
のタイミングはＣＰＵがその割り込みにより入力した変
換データを処理に利用するタイミングとは必ずしも一致
しないため、むだ時間の短縮は本質的に改善されない。

また、各チャンネルのＡ／Ｄ変換終了毎に割り込み処理
が発生するため、ＣＰＵにおける処理能力を低下させる
。

そこで、図示の構成ではＣＰＵ４からのＡ／Ｄ変換開始
信号を出力し、全チャンネルの変換終了後に制御回路５
から割り込みを発生させることにより、各チャンネルに
対するむだ時間を最後に変換したチャンネルを最小にし
、最初に変換したチャンネルを最大にするというむだ時
間を特定させ、重要度の高いアナログ信号には最小のむ
だ時間とすることを可能にし、またＣＰＵへの割り込み
頻度を１／８に減少させる。

Ｄ０発明が解決しようとする課題 従来の全チャンネル変換終了時に割り込みを行う変換方
式は、最後に近く変換したチャンネルはどむだ時間を小
さくするが、アナログ信号をサンプリングする周期はど
のチャンネルも同じで、全チャンネルのＡ／Ｄ変換時間
よりも大きな値となり、変換の速いアナログ信号を早い
サンプリング周期で取り込むことはできなくなる。

このように、複数チャンネルのアナログ量を１つのＡ／
Ｄ変換器で順次変換する方式では、各チャンネルのサン
プリング周期か全チャンネルの変換時間によって制限さ
れ、高いサンプリング周期を必要とするアナログデータ
入力には適用できない場合か多い。

本発明の目的は、複数チャンネルのアナログ量を１つの
Ａ／Ｄ変換器で変換しながら高いサンプリングを必要と
するアナログ量の入力にも対応できるようにしたＡ／Ｄ
変換装置を提供することにある。

８１課題を解決するための手段と作用 本発明は、前記目的を達成するため、複数チャンネルの
アナログ量を指定チャンネルに応じて取り込むマルチプ
レクサ、このマルチプレクサからのアナログ量をディジ
タル量に変換するＡ／Ｄ変換器と、このディジタル量を
一時保存しＣＰＵ側から読み出しがなされる記憶手段と
、前記マルチプレクサへのチャンネル指定を高速チャン
ネルと低速チャンネルで行い該低速チャンネルに指定さ
れるチャンネルは高速チャンネルに指定されたチャンネ
ルのサンプリングが一巡した後に１つのチャンネルだけ
サンプリングする制御回路とを備え、高いサンプリング
を必要とするアナログ入力は高速スキャンで行い、低い
サンプリングで済むアナログ入力は高速スキャンの一巡
毎に１つ入力する低速スキャンで行うようマルチプレク
サのチャンネル指定を制御する。

Ｆ、実施例 第１図は本発明の一実施例を示す回路図である。

同図が異なる部分は制御回路５Ａと設定スイッチ５Ｂの
部分である。制御回路５Ａはマルチプレクサ１へのチャ
ンネル選択と対応するアドレス指定をＲＡ　Ｍ　３に与
え、Ａ／Ｄ変換器２へは変換開始信号を与え、Ａ／Ｄ変
換器２の変換終了信号で次のチャンネル選択信号発生す
る。また、ＣＰＵはＲＡＭ３に書き込まれたデータを反
対側のポートから任意のアドレスで読み込む。信号優先
回路６はＣＰＵの読み出しと変換データの書き込みが非
同期であることによるＲＡＭアクセスの衝突を避ける調
停を行う。

ここで、設定スイッチ５Ｂは各チャンネルのアナログ入
力のうち、高速スキャンのチャンネルと低速スキャンの
チャンネルを設定し、例えばスイッチ操作で数値“２”
と設定すればチャンネル“０”と“１”が高速スイッチ
で残りのチャンネル“２”〜“７”が低速スキャンと設
定する。このスイッチ５Ｂの通常のデイツプスイッチで
あれば３ビツトのオン・オフでチャンネルのコード指定
をし、８進のロータリスイッチであれば設定ポジション
によりコード化された３本の信号線から取り出される。

制御回路５Ａは、設定スイッチ５Ｂにより設定された値
により、サンプリングするチャンネルの順序を次のルー
ルに従って制御する。

低速チャンネルに指定されたチャンネルは高速スキャン
に指定されたチャンネルのサンプリングが一巡した後に
１チヤンネルだけサンプリングする。

第２図はチャンネル“０”１”を高速スキャンと指定し
た場合のＡ／Ｄ変換態様図を示す。

図示のように、最初の高速スキャンでは高速スキャンに
指定されたチャンネル“０”と”１″がサンプリングさ
れた後、低速スキャンに指定されたチャンネル“２°だ
けがサンプリングされ、次の高速スキャンの３番目は低
速スキャンに指定されたチャンネル″３”だけがサンプ
リングされる。

このような手順によって、低速スキャンに指定されたチ
ャンネル“７”がサンプリングされるのは６回目の高速
スキャンとなる。よって、この例では高速スキャン周期
Ｔｎは変換周期ｔｓの３倍になるのに対し、低速スキャ
ン周期Ｔ、は高速スキャン周期ＴＨの６倍（＝１８ｔ、
）になる。従って、従来の方式に較べて、サンプリング
周期を高速スキャンの場合では３／８に短縮し、高速応
答を必要とするアナログデータの入力を高速スキャンに
チャンネル指定することで同じ変換周期のＡ／Ｄ変換に
も高速サンプリングを可能にする。

上述の高速及び低速スキャン周期は、一般式で表すと、
次のようになる。

ＴＨ＝（高速スキャンのチャンネル数＋１）＊ｔ。

Ｔ、−（低速スキャンのチャンネル数）＊ＴＨこれらを
表で示すと下記表のようになり、高速スキャンを１つの
チャンネルにすると従来のものに較べて最大１／４まで
短縮できる。

（以下余白） Ｇ０発明の効果 以上のとおり、本発明によれば、高速スキャンチャンネ
ルの一巡スキャン後に１つの低速スキャンチャンネルの
入力を行うようにしたため、従来方式に較べて高速スキ
ャンのチャンネル数に１を加えた値と変換周期で決まる
早い高速スキャン周期ＴＨになり、変化の速いアナログ
入力を含む場合にも対応できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は実施
例の変換態様図、第３図は従来の回路図である。 ■・・・マルチプレクサ、２・・・Ａ／Ｄ変換器、３・
・・デュアルポートＲＡＭ、５Ａ・・・制御回路、５Ｂ
・・・設定スイッチ、６・・・信号優先回路。 外１名

Claims (1)

【特許請求の範囲】
1. （１）複数チャンネルのアナログ量を指定チャンネルに
   応じて取り込むマルチプレクサと、このマルチプレクサ
   からのアナログ量をディジタル量に変換するＡ／Ｄ変換
   器と、このディジタル量を一時保存しＣＰＵ側から読み
   出しがなされる記憶手段と、前記マルチプレクサへのチ
   ャンネル指定を高速チャンネルと低速チャンネルで行い
   該低速チャンネルに指定されるチャンネルは高速チャン
   ネルに指定されたチャンネルのサンプリングが一巡した
   後に１つのチャンネルだけサンプリングする制御回路と
   を備えたことを特徴とするＡ／Ｄ変換装置。