JP3429993B2 - 波形記憶装置 - Google Patents
波形記憶装置Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、オシロスコープ等
の波形記憶装置における等価サンプリング回路の改善に
関するものである。 【０００２】 【従来の技術】従来の技術としては、オシロスコープを
例として、図２、図３のブロック図を用いて説明する。
超高速サンプリングを行う波形記憶装置では、普通ＡＤ
変換器を複数個用いてサンプリングのクロックの位相差
を変えて高速サンプリングを行っている場合が多いが、
それでも実時間サンプリングを越えるタイムレンジで
は、等化サンプルを用いる。 【０００３】従来は、図２に示すように実時間サンプル
Ｂを行う系列とは別に等価サンプルＡ自身用の回路を持
っていた。１は入力部、２はアッテネータ、３はアン
プ、４は等価サンプル用サンプルホルダ、５は等価サン
プル用ＡＤ変換器、６は等価サンプル用メモリ、７から
１０は実時間サンプル用ＡＤ変換器、１１から１４は実
時間サンプル用メモリ、１５は４相クロック発生回路、
１６はクロック発生回路、１７は分周回路、１８はサン
プルコントロール回路、１９はトリガゲート発生回路で
ある。２２は表示制御回路、２３はＬＣＤ等の表示器を
含む表示回路である。 【０００４】実時間最高サンプルまでは、７から１４ま
での実時間サンプル用ＡＤ変換器とメモリで多相で波形
記憶を行い、それ以上の水平掃引レンジでは、４から６
の等価サンプル用の系を用いて繰り返しサンプリングを
行い、等価サンプルを行っていた。 【０００５】一方、図３の従来例では、実時間サンプル
用ＡＤ変換器及びメモリを用いて、等価サンプル時は、
２０，２１のスイッチ回路を切り替えて、４のサンプル
ホルダを用いて実時間サンプルと同様に等価サンプルを
行っていた。 【０００６】２２は表示制御回路、２３はＬＣＤ等の表
示器を含む表示回路である。 【０００７】 【発明が解決しようとする課題】従来の技術で、例えば
図２の例では、実時間サンプル用と等価サンプル用の２
系統のハードウェアが必要となりコストアップになり、
低消費電力、小型化にも不利になる。 【０００８】図３の例では、ハードウェアが、実時間サ
ンプルと等価サンプルで全く同じというメリットがある
が、等価サンプルで扱う広帯域信号を多相のＡＤ変換器
でサンプルするために、多相同士の特性のズレが記憶波
形のノイズ成分となりＳ／Ｎの悪い等価サンプルとな
る。 【０００９】本発明の第一の目的は、多相ＡＤ変換器を
用いた波形記憶装置でコスト、消費電力を大幅増になら
ずに等価サンプルを実現することを目的とする。 【００１０】第二の目的は、多相ＡＤ変換器の特性差に
よる等価サンプル時のノイズ量を低減することにある。 【００１１】 【課題を解決するための手段】本発明は、上記の目的を
達成するため、実時間サンプルの多相ＡＤ変換器の１相
のみを用いて等価サンプルを行うようにしたものであ
る。 【００１２】これにより等価サンプル用のＡＤ変換器系
を必要とせず、また、多相ＡＤ変換器の特性差によるノ
イズを等価サンプル時に発生しない。 【００１３】 【発明の実施の形態】以下本発明の実施例をオシロスコ
ープを例にして図１により説明する。１は入力部、２は
アッテネータ、３はアンプ、７から１０はＡＤ変換器、
１１から１４はサンプル用メモリ、１５は４相クロック
発生回路、１６はクロック発生回路、１７は分周回路、
１８はサンプルコントロール回路、１９はトリガゲート
発生回路、２０と２１はスイッチ回路、である。 【００１４】クロック発生回路１６からのクロックを分
周回路１７で設定されたタイムレンジに応じて分周し、
サンプルクロックを作る。４相クロック発生回路１５で
サンプルクロックから４相クロックを発生させ、ＡＤ変
換器７とサンプル用メモリ１１の１相目、ＡＤ変換器８
とサンプル用メモリ１２の２相目、ＡＤ変換器９とサン
プル用メモリ１３の３相目、ＡＤ変換器１０とサンプル
用メモリ１４の４相目のディジタイザの系を順次交互に
動かして、入力信号をサンプリングする。 【００１５】実時間サンプルの時は、スイッチ２０，２
１は、下側に接続され入力信号は、４のサンプルホルダ
を通さずにディジタイズされる。すなわち、トリガゲー
ト発生回路１９で入力信号からトリガが発生すると、サ
ンプルコントロール回路１８でトリガ以降のサンプルク
ロックをカウントし、分周回路１７からのサンプルクロ
ックを停止させ、サンプルを止める。これにより、トリ
ガ前後の規定の波形がメモリ１１から１４に記憶される
ことになる。 【００１６】等価サンプル時は、スイッチ回路２０と２
１を上側に接続して４のサンプルホルダを通して、ＡＤ
変換器７で入力波形をディジタイズする。トリガが来て
サンプルが止まったとき、実時間サンプル時は、メモリ
１１〜１４を順次交互に読んでいたが、等価サンプル時
は、メモリ１１のみを読み出す。 【００１７】以上のようにして等価サンプル時は、多相
のＡＤ変換器の１系統のみを用いてディジタイズさせる
ので、多相ＡＤ変換器の特性差は、関係なくなる。ま
た、等価サンプル用に特別にディジタイズ回路を用いて
いないのでコスト、消費電力のアップは、少なく実現で
きる。この波形記憶装置をオシロスコープに用いた場合
には、メモリに記憶された信号は表示制御回路２２を介
して、表示器を有する表示回路２３にて波形表示され
る。 【００１８】 【発明の効果】以上のようにして等価サンプル時は、多
相のＡＤ変換器の１系統のみを用いてディジタイズさせ
るので、多相ＡＤ変換器の特性差は、関係なくなる。ま
た等価サンプル用に特別にディジタイズ回路を用いてい
ないのでコスト、消費電力のアップは、少なく実現でき
る。
の波形記憶装置における等価サンプリング回路の改善に
関するものである。 【０００２】 【従来の技術】従来の技術としては、オシロスコープを
例として、図２、図３のブロック図を用いて説明する。
超高速サンプリングを行う波形記憶装置では、普通ＡＤ
変換器を複数個用いてサンプリングのクロックの位相差
を変えて高速サンプリングを行っている場合が多いが、
それでも実時間サンプリングを越えるタイムレンジで
は、等化サンプルを用いる。 【０００３】従来は、図２に示すように実時間サンプル
Ｂを行う系列とは別に等価サンプルＡ自身用の回路を持
っていた。１は入力部、２はアッテネータ、３はアン
プ、４は等価サンプル用サンプルホルダ、５は等価サン
プル用ＡＤ変換器、６は等価サンプル用メモリ、７から
１０は実時間サンプル用ＡＤ変換器、１１から１４は実
時間サンプル用メモリ、１５は４相クロック発生回路、
１６はクロック発生回路、１７は分周回路、１８はサン
プルコントロール回路、１９はトリガゲート発生回路で
ある。２２は表示制御回路、２３はＬＣＤ等の表示器を
含む表示回路である。 【０００４】実時間最高サンプルまでは、７から１４ま
での実時間サンプル用ＡＤ変換器とメモリで多相で波形
記憶を行い、それ以上の水平掃引レンジでは、４から６
の等価サンプル用の系を用いて繰り返しサンプリングを
行い、等価サンプルを行っていた。 【０００５】一方、図３の従来例では、実時間サンプル
用ＡＤ変換器及びメモリを用いて、等価サンプル時は、
２０，２１のスイッチ回路を切り替えて、４のサンプル
ホルダを用いて実時間サンプルと同様に等価サンプルを
行っていた。 【０００６】２２は表示制御回路、２３はＬＣＤ等の表
示器を含む表示回路である。 【０００７】 【発明が解決しようとする課題】従来の技術で、例えば
図２の例では、実時間サンプル用と等価サンプル用の２
系統のハードウェアが必要となりコストアップになり、
低消費電力、小型化にも不利になる。 【０００８】図３の例では、ハードウェアが、実時間サ
ンプルと等価サンプルで全く同じというメリットがある
が、等価サンプルで扱う広帯域信号を多相のＡＤ変換器
でサンプルするために、多相同士の特性のズレが記憶波
形のノイズ成分となりＳ／Ｎの悪い等価サンプルとな
る。 【０００９】本発明の第一の目的は、多相ＡＤ変換器を
用いた波形記憶装置でコスト、消費電力を大幅増になら
ずに等価サンプルを実現することを目的とする。 【００１０】第二の目的は、多相ＡＤ変換器の特性差に
よる等価サンプル時のノイズ量を低減することにある。 【００１１】 【課題を解決するための手段】本発明は、上記の目的を
達成するため、実時間サンプルの多相ＡＤ変換器の１相
のみを用いて等価サンプルを行うようにしたものであ
る。 【００１２】これにより等価サンプル用のＡＤ変換器系
を必要とせず、また、多相ＡＤ変換器の特性差によるノ
イズを等価サンプル時に発生しない。 【００１３】 【発明の実施の形態】以下本発明の実施例をオシロスコ
ープを例にして図１により説明する。１は入力部、２は
アッテネータ、３はアンプ、７から１０はＡＤ変換器、
１１から１４はサンプル用メモリ、１５は４相クロック
発生回路、１６はクロック発生回路、１７は分周回路、
１８はサンプルコントロール回路、１９はトリガゲート
発生回路、２０と２１はスイッチ回路、である。 【００１４】クロック発生回路１６からのクロックを分
周回路１７で設定されたタイムレンジに応じて分周し、
サンプルクロックを作る。４相クロック発生回路１５で
サンプルクロックから４相クロックを発生させ、ＡＤ変
換器７とサンプル用メモリ１１の１相目、ＡＤ変換器８
とサンプル用メモリ１２の２相目、ＡＤ変換器９とサン
プル用メモリ１３の３相目、ＡＤ変換器１０とサンプル
用メモリ１４の４相目のディジタイザの系を順次交互に
動かして、入力信号をサンプリングする。 【００１５】実時間サンプルの時は、スイッチ２０，２
１は、下側に接続され入力信号は、４のサンプルホルダ
を通さずにディジタイズされる。すなわち、トリガゲー
ト発生回路１９で入力信号からトリガが発生すると、サ
ンプルコントロール回路１８でトリガ以降のサンプルク
ロックをカウントし、分周回路１７からのサンプルクロ
ックを停止させ、サンプルを止める。これにより、トリ
ガ前後の規定の波形がメモリ１１から１４に記憶される
ことになる。 【００１６】等価サンプル時は、スイッチ回路２０と２
１を上側に接続して４のサンプルホルダを通して、ＡＤ
変換器７で入力波形をディジタイズする。トリガが来て
サンプルが止まったとき、実時間サンプル時は、メモリ
１１〜１４を順次交互に読んでいたが、等価サンプル時
は、メモリ１１のみを読み出す。 【００１７】以上のようにして等価サンプル時は、多相
のＡＤ変換器の１系統のみを用いてディジタイズさせる
ので、多相ＡＤ変換器の特性差は、関係なくなる。ま
た、等価サンプル用に特別にディジタイズ回路を用いて
いないのでコスト、消費電力のアップは、少なく実現で
きる。この波形記憶装置をオシロスコープに用いた場合
には、メモリに記憶された信号は表示制御回路２２を介
して、表示器を有する表示回路２３にて波形表示され
る。 【００１８】 【発明の効果】以上のようにして等価サンプル時は、多
相のＡＤ変換器の１系統のみを用いてディジタイズさせ
るので、多相ＡＤ変換器の特性差は、関係なくなる。ま
た等価サンプル用に特別にディジタイズ回路を用いてい
ないのでコスト、消費電力のアップは、少なく実現でき
る。
【図面の簡単な説明】
【図１】本発明の一実施例の全体構成を示すブロック
図。 【図２】従来技術を説明するブロック図。 【図３】従来技術を説明するブロック図。 【符号の説明】 １：入力部、２：アッテネータ、３：アンプ、７から１
０：ＡＤ変換器、１１から１４：サンプル用メモリ、１
５：４相クロック発生回路、１６：クロック発生回路、
１７：分周回路、１８：サンプルコントロール回路、１
６：トリガゲート発生回路、２０と２１：スイッチ回
路、５：等価サンプル用ＡＤ変換器、６：等価サンプル
用メモリ。
図。 【図２】従来技術を説明するブロック図。 【図３】従来技術を説明するブロック図。 【符号の説明】 １：入力部、２：アッテネータ、３：アンプ、７から１
０：ＡＤ変換器、１１から１４：サンプル用メモリ、１
５：４相クロック発生回路、１６：クロック発生回路、
１７：分周回路、１８：サンプルコントロール回路、１
６：トリガゲート発生回路、２０と２１：スイッチ回
路、５：等価サンプル用ＡＤ変換器、６：等価サンプル
用メモリ。
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 複数のＡＤ変換器により構成した多相Ａ
Ｄ変換器を用いて単体のＡＤ変換器以上のサンプル周波
数を行う波形記憶装置であって、該多相ＡＤ変換器の最
高サンプル周波数以上のサンプル周波数を等価的に実現
する等価サンプル方式において、 該多相ＡＤ変換器の１相のみを用いて等価サンプルを行
うことを特徴とした波形記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32114097A JP3429993B2 (ja) | 1997-11-21 | 1997-11-21 | 波形記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32114097A JP3429993B2 (ja) | 1997-11-21 | 1997-11-21 | 波形記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11153625A JPH11153625A (ja) | 1999-06-08 |
| JP3429993B2 true JP3429993B2 (ja) | 2003-07-28 |
Family
ID=18129258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32114097A Expired - Fee Related JP3429993B2 (ja) | 1997-11-21 | 1997-11-21 | 波形記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3429993B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05119070A (ja) * | 1991-09-30 | 1993-05-14 | Yokogawa Electric Corp | デイジタルオシロスコープ |
| JPH0563128U (ja) * | 1992-01-31 | 1993-08-20 | 横河電機株式会社 | 高速ａ／ｄ変換回路 |
| JP3092392B2 (ja) * | 1993-05-17 | 2000-09-25 | 横河電機株式会社 | デジタルオシロスコープ |
| JPH0774634A (ja) * | 1993-08-31 | 1995-03-17 | Hitachi Denshi Ltd | 波形記憶装置 |
-
1997
- 1997-11-21 JP JP32114097A patent/JP3429993B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11153625A (ja) | 1999-06-08 |
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Legal Events
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