JPH0563128U - 高速ａ／ｄ変換回路 - Google Patents

高速ａ／ｄ変換回路

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JPH0563128U
JPH0563128U JP332792U JP332792U JPH0563128U JP H0563128 U JPH0563128 U JP H0563128U JP 332792 U JP332792 U JP 332792U JP 332792 U JP332792 U JP 332792U JP H0563128 U JPH0563128 U JP H0563128U
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JP
Japan
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hold
signal
clock
converters
delay circuits
Prior art date
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Pending
Application number
JP332792U
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Inventor
五輪生 中西
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Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
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Publication date
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Abstract

(57)【要約】 【目的】 外部クロックを用いないで高速サンプリング
できる高速Ａ／Ｄ変換回路を実現する。 【構成】 一本の入力信号線に対して並列に接続された
複数のクロック式サンプル／ホールド回路およびＡ／Ｄ
コンバータと、この複数のＡ／Ｄコンバータの出力をそ
れぞれ格納する複数のメモリと、直列に接続された複数
の遅延回路とを備え、前記複数の遅延回路から前記複数
のクロック式サンプル／ホールド回路それぞれのクロッ
ク端子にホールド信号が入力されると、前記複数の遅延
回路によって設定された時間の後に前記複数のＡ／Ｄコ
ンバータそれぞれに前記ホールド信号を出力し、デジタ
ル信号化の後に前記複数のメモリに格納する動作を複数
回繰り返すことにより、信号のサンプルを行うようにし
たことを特徴とするものである。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、オシロスコープや光波形解析などの波形計測装置における波形サン プラに関するものである。
【０００２】
【従来の技術】
従来の波形サンプラでは、一般に外部のクロックによって、サンプル周期を設 定していた。したがって、高速な波形を観測しようとしても、クロック周波数以 上の高速波形を計測することは不可能であった。
【０００３】
【考案が解決しようとする課題】
本考案は、このような課題を踏まえて成されたものであり、外部クロックを用 いずに高速サンプリングできる高速Ａ／Ｄ変換回路を提供することを目的とした ものである。
【０００４】
【課題を解決するための手段】
上記課題を解決するための本考案の構成は、 一本の入力信号線に対して並列に接続された複数のクロック式サンプル／ホー ルド回路およびＡ／Ｄコンバータと、 この複数のＡ／Ｄコンバータの出力をそれぞれ格納する複数のメモリと、 直列に接続された複数の遅延回路と を備え、 前記複数の遅延回路から前記複数のクロック式サンプル／ホールド回路それぞ れのクロック端子にホールド信号が入力されると、前記複数の遅延回路によって 設定された時間の後に前記複数のＡ／Ｄコンバータそれぞれに前記ホールド信号 を出力し、デジタル信号化の後に前記複数のメモリに格納する動作を複数回繰り 返すことにより、信号のサンプルを行うようにしたことを特徴とするものである 。
【０００５】
【作用】
本考案によれば、複数のサンプルホールド式のＡ／Ｄコンバータを並列に並べ て、ホールド信号を内部遅延回路によって発生させる構成としており、外部クロ ックを用いないで高速サンプリングできる。
【０００６】
【実施例】
以下、本考案を図面に基づいて説明する。 図１は本考案の高速Ａ／Ｄ変換回路の一実施例を示す構成図である。図１にお いて、１は信号線であり、終端は不要反射が起きないように終端抵抗を通して接 地してある。Ｓ／Ｈ1〜Ｓ／Ｈnはクロック式のサンプル／ホールド回路であり、 クロックの入力が立ち上がる（または、立ち下がる）時に入力電圧をホールドす る。Ａ／Ｄ1〜Ａ／ＤnはＡ／Ｄコンバータであり、アナログ信号をデジタル信号 に変換する。Ｍ1〜Ｍnはメモリであり、Ａ／ＤコンバータＡ／Ｄ1〜Ａ／Ｄnの出 力を格納する。また、クロック式サンプル／ホールド回路Ｓ／Ｈ1〜Ｓ／ＨnとＡ ／ＤコンバータＡ／Ｄ1〜Ａ／ＤnとメモリＭ1〜Ｍnは信号線１に対して並列に接 続されている。Ｔ1〜Ｔn-1は遅延回路であり、所定の時間入力を遅れさせて出力 する。また、遅延回路Ｔ1〜Ｔn-1は直列に接続されており、この遅延回路Ｔ1〜 Ｔn-1から、それぞれクロック式サンプル／ホールド回路Ｓ／Ｈ1〜Ｓ／Ｈnのク ロック端子ｃにサンプル命令が送信される。
【０００７】 このような構成において、図２に示す信号電圧と時間の関係を示す図を用いて 、以下に図１装置の動作を説明する。図１および図２において、まず測定したい 信号を入力した後、トリガ信号を入力する。この時、トリガ信号と同時にクロッ ク式サンプル／ホールド回路Ｓ／Ｈ1のクロック入力ｃに信号が入るため、信号 の頭の部分の値がＳ／Ｈ1にホールドされる。この値は、Ａ／ＤコンバータＡ／ Ｄ1によりデジタル変換されて、メモリＭ1に格納される。一方、遅延回路Ｔ1に 入力されたトリガ信号は、所定の時間Δｔ1の後に、クロック式サンプル／ホー ルド回路Ｓ／Ｈ2のクロック入力ｃに入力する。このため、測定信号がクロック 式サンプル／ホールド回路Ｓ／Ｈ1からＳ／Ｈ2までに到達する時間をΔｔ2とす ると、 Δｔ＝Δｔ1−Δｔ2 後の信号の値がクロック式サンプル／ホールド回路Ｓ／Ｈ2にホールドされる。 この値は、上記と同様に、Ａ／ＤコンバータＡ／Ｄ2によりデジタル変換されて 、メモリＭ2に格納される。以下、同じようにして、クロック式サンプル／ホー ルド回路Ｓ／Ｈ3からＳ／Ｈnまで、時間Δｔ間隔で信号の値がメモリＭ3からＭn にサンプルされる。
【０００８】 このように、上記実施例によれば、複数のクロック式サンプル／ホールド回路 およびＡ／Ｄコンバータを並列に並べて、ホールド信号を内部遅延回路によって 発生させる構成としており、外部クロックを用いないで信号のサンプリングがで きる。
【０００９】 なお、遅延回路Ｔ1〜Ｔn-1の時間設定を外部から制御するための時間設定モジ ュールを設けることにより、遅延回路Ｔ1〜Ｔn-1は外部からの操作により遅延時 間を設定でき、サンプル間隔Δｔを自由に変化させることができる。
【００１０】 また、図３に示すように、周期的トリガ発生回路は、最初の測定信号からのト リガを受け取ると、ｎチャンネルのサンプリングが終了した後、それと同時に再 びトリガを発生して、クロック式サンプル／ホールド回路Ｓ／Ｈ1〜Ｓ／Ｈnまで のサンプリングを繰り返す。得られたデータは、データバスを通して外部のメモ リに格納される。このようにすると、外部メモリの容量に応じて、Ａ／Ｄアレイ の数よりも多くのデータをサンプルすることができる。
【００１１】
【考案の効果】
以上、実施例と共に具体的に説明したように、本考案によれば、複数のサンプ ルホールド式のＡ／Ｄコンバータを並列に並べて、ホールド信号を内部遅延回路 によって発生させる構成としており、外部クロックを用いないで信号のサンプリ ングができるので、高速なＡ／Ｄ変換回路を実現できる。
【図面の簡単な説明】
【図１】本考案の高速Ａ／Ｄ変換回路の一実施例を示す
構成図である。
【図２】図１装置の動作を説明するための信号電圧と時
間の関係を示す図である。
【図３】本考案の高速Ａ／Ｄ変換回路の他の実施例を示
す構成図である。
【符号の説明】
１ 信号線 Ｓ／Ｈ1〜Ｓ／Ｈn クロック式サンプル／ホールド回路 Ａ／Ｄ1〜Ａ／Ｄn Ａ／Ｄコンバータ Ｍ1〜Ｍn メモリ Ｔ1〜Ｔn-1 遅延回路

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 一本の入力信号線に対して並列に接続さ
    れた複数のクロック式サンプル／ホールド回路およびＡ
    ／Ｄコンバータと、 この複数のＡ／Ｄコンバータの出力をそれぞれ格納する
    複数のメモリと、 直列に接続された複数の遅延回路とを備え、 前記複数の遅延回路から前記複数のクロック式サンプル
    ／ホールド回路それぞれのクロック端子にホールド信号
    が入力されると、前記複数の遅延回路によって設定され
    た時間の後に前記複数のＡ／Ｄコンバータそれぞれに前
    記ホールド信号を出力し、デジタル信号化の後に前記複
    数のメモリに格納する動作を複数回繰り返すことによ
    り、信号のサンプルを行うようにしたことを特徴とする
    高速Ａ／Ｄ変換回路。
JP332792U 1992-01-31 1992-01-31 高速ａ／ｄ変換回路 Pending JPH0563128U (ja)

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