KR950008484B1 - 아날로그 디지탈 컨버터 - Google Patents

Abstract

내용 없음.

Description

아날로그 디지탈 컨버터

제1도는 본 발명의 전체 블록선도.

제2도는 본 발명의 원리에 따라 축조된 멀티플렉서와 이득증폭 및 샘플링홀드부의 블록선도.

제3도는 본 발명의 원리에 따라 축조된 DMA 버스폭 선택부의 논리회로도.

제4도는 본 발명의 원리에 따라 축조된 DMA 채널선택부.

제5도는 본 발명의 원리에 따라 축조된 인터럽트 핸들러부의 상세 회로도.

제6도는 본 발명의 원리에 따라 축조된 채널 확장 논리회로부를 나타내는 상세 회로도.

제7도는 본 발명의 원리에 따라 축조된 주사 논리회로부를 보인 회로도.

제8도는 본 발명의 원리에 따른 12비트 D/A 컨버터부를 나타내는 변환 데코딩 회로도.

제9도는 본 발명의 원리에 따른 트리거 제어 논리회로부의 논리회로도.

제10도는 채널 확장 논리회로부가 내부 입력채널의 확장에 따른 작동을 나타내는 파혀도.

제11도는 채널 확장 논리회로부가 외부 확장 입력채널에 따른 작동을 나타내는 파형도이다.

본 발명은 아날로그 디지탈 컨버터에 관한것으로, 다수의 아날로그 채널을 확장할 수 있는 아날로그 디지탈 컨버터 시스템에 관한 것이다.

여기서 아날로그 디지탈 컨버터 시스템은 PC(퍼스널 컴퓨터)와 연결되어서, 소정의 피측정기기로부터의 아날로그 신호를 디지탈 신호로써 변환하여 PC에 입력토록 한다. 즉, 피측정기기의 모든 물리량을 아날로그 전기적 신호를 CP가 해독할 수 있는 디지탈신호로 변환시킨다. 따라서, 각종 공학 실험에서 출력 데이터의 수집 장치로 이용하여 모니터링 시스템을 구축할 수 있다.

본 발명의 선출원으로 되는 특허 출원 제90-6378호에서는 피측정기기로부터 다수의 물리량에 대한 아날로그 신호를 디지탈 신호로 직접 변환하고, 이신호를 DMA(Direct Memory Access) 방식으로 모든 입력을 하드웨어적으로 처리 하므로, 다수의 채널에 입력되는 신호를 동시에 샘플링하도록 하고 있다. 그러나 이러한 시스템은 정해진 채널수에 대한 해당물리량만을 입력으로 하도록 하므로 측정 파라메터의 확장을 기대할 수 없으며, 피측정시기에 대한 유연성있는 측정이 어려운 문제점이 있다.

본 발명은 상기 문제점을 해결하기 위한 것으로, 본 발명의 목적은 피측정기기의 아날로그 입력 채널이 확장 가능한 아날로그 디지탈 컨버터 시스템을 제공하는 것을 그 주목적으로 한다.

본 발명의 다른 목적은 채널 확장에 따른 하드웨어의 추가없이 다수의 물리량을 DMA 또는 NON-DMA 방식으로 모든 물리량의 입력 신호를 동시에 하드웨어적으로 처리할 수 있는 아날로그 디지탈 컨버터를 제공하는데 있다.

따라서, 본 발명은 외부입출력부로부터 아날로그 신호를 입력으로 하는 두개의 아날로그 입력게이트인 멀티플렉서와 상기 두개의 멀티플렉서를 선택하여 단일 모드 또는 차동 모드의 입력이 가능하도록 한 딥스위치부로 구성되어, 멀티플렉서들이 8채널 차동입력과 16채널 단일입력에 따라 8채널 차동모드 또는 16채널단일모드로 선택할 수 있는 멀티플렉스와 ; 상기 멀티플렉스부로부터의 아날로그 신호를 증폭기에서 증폭하고 다시 프로그램 가능 증폭기에서 이득이 1,10,100으로 선택되어, 샘플링홀드 수단에 공급하므로 샘플링홀드에서는 한 채널에 대응하는 아날로그 신호를 A/D(Analog/digital) 변환기간동안 변동없이 출력하는 이득 증폭 및 샘플링홀드부와, 상기 샘플링홀드부로부터 신호를 입력하는, 12비트의 분해능을 가진 1개의 아날로그 디지탈 컨버터와 리미터 버터 및 아날로그 신호의 입력범위를 선택할 수 있는 A/D 컨버터부와 ; 상기 A/D 컨버터부로부터의 12비트의 아날로그 디지탈 변환된 디지탈 데이터를 읽기 위한 2개의 버퍼를 구비하여 8비트 데이터 또는 16비트 데이터를 읽을때 데이터 전송을 가능하게 하는 버퍼와, DMA전송시 8비트 또는 16비트의 데이터 버스의 선택이 가능한 논리회로로 구성되는 DMA 버스(폭) 선택부와 ; PC로부터 어드레스와 함께 데이터입출력 및 콘트롤 신호의 교환이 가능하도록 구성된 I/O 채널 인터페이스부와 ; DMA채널이 8비트 DMA 또는 16비트 DMA를 실행하기 위하여 12비트 데이터를 프로그래밍 제어에 의하여 지정된 메모리에 전송하도록 하는 DMA 요구 제어신호를 발생시키는 DMA 채널선택부와 ; 인버럽트 핸들러를 구비하여 시스템의 저주기, 고주기, 아날로그 컴퓨터에 대해서 인터럽트처리를 요구하기 위한 회로로서 2개의 클럭, 아날로그/디지탈 변환 종료 및 DMA 전송완료에 대한 인터럽트 처리를 할 수 있는 인터럽트 핸들러부와 ; 시스템이 모든 디바이스를 작동 제어하도록 하는 선택신호를 발생시키도록 I/O 어드레스를 디코팅하여 해당 디바이스를 선택할 수 있는 I/O 데코우더부와 ; 상기 I/O 데코우더부로부터의 제어신호로 선택되어 아날로그/디지탈변환에 의한 데이터를 DMA 방식으로 메모리에 격납시킬 때의 변한속도를 선택할 수 있는 클럭과 2개의 인터럽트 요구신호인 단주기클럭과 장주기클럭을 발생시킬 수 있는 3채널카운터/타이어부와 ; 상기 I/O 레코우더로부터의 제어신호에 의해서 선택되어 8비트의 디지탈 레이터를 입출력할 수 있는 디지탈 입출력부와 ; 상기 I/O 데코우더부로부터의 제어신호에 의해서 선택되어 아날로그/디지탈 컨버터의 아날로그 입력채널을 시스템외부에 아날로그 게이트를 추가장착할 경우 8배 확장 가능하게 하는 채널확장 논리회로부와 ; 데이터 버스로부터의 신호를 래치하여 최초입력채널번호와 최종입력채널번호에 해당되는 아날로그 입력채널은 A/D 변환이 완료될때 마다 순차적으로 전환시키는 주사 논리회로부와 ; 외부의 입출력부에 연결되어 외부신호에 의해 DMA 전송이 트리거되거나 또는 프로그램 명령에 의해 DMA 전송이 트리거 되도록 선택가능하게 하는 트리거 제어 논리회로부로 구성되어 아날로그 입력신호에 해당되는 12비트 디지탈 데이터로 변환하는 아날로그디지탈 컨버터이다.

본 발명은 첨부도면에 근거하여 상세히 기술하면 다음과 같다.

본 발명은 제1도에 도시와 같이 PC의 입출력 단자로되는 입출력 채널부(1)와 외부의 피측정 아날로그 응용기기로부터의 입력신호와 PC로부터의 피측정 응용기기에 대한 제어신호를 출력하는 콘넥터로 이루어지는 외부 입출력 헤더부(2)로 이루어지며, 이 입출력 채널부(1) 및 헤더부(2) 사이에서 인터페이스 기능하는 아날로그 디지탈 컨버터가 위치된다.

본 발명의 아날로그 디지탈 컨버터는 외부 입출력 헤더부(2)로부터의 아날로그 신호를 멀티플렉서(3)에 입력하다. 이 외부확장의 멀티플렉서(3)는 일반적으로 도면에는 도시되어 있지않는 딥스위치의 조작에 따라 차동입력모드와 단일입력모드의 각 모드의 각 모드가 선택된다. 즉, 제2도에 도시된 8채널 아날로그 멀티플렉서로 이루어지는 두개의 아날로그 게이트(31),(32)는 8채널 차동모드 게이트거나 16채널 단일모드 게이트로 구성되고 상기 딥 스위치의 조작에 따라 각 모드가 선택되는데 각 게이트에 입력 아날로그 신호(IN0)…(IN7)들이 입력되면 이후 설명되는 채널 확장논리회로부(14)로부터 입력되는 3개의 바이너리 입력 어드레스 신호(S0-S2)의 상태에 따라 아날로그게이트(31)(32)의 해당입력게이트를 도통시킨다. 아날로그게이트(31)(32)로부터의 아날로그 입력은 이득증폭 및 샘플링홀드부(4)로 입력된다.

여기서 주목되는 것은 외부 입력채널을 확장하기 위하여서는 각각의 게이트(멀티플렉서)에 대하여 미도시된 8개의 게이트가 외부확장회로서 추가된다.

한편 이득증폭 및 샘플링홀드부(4)는 상기 외부확장 멀티플렉서부(3)로부터의 출력을 차동증폭기(41)에서 증폭하여 프로그램 가능한 증폭기(42)에 공급하고, 이 증폭기(42)의 이득 1,10,100중 어느 한 이득으로 선택되어 샘플링홀더(43)에 공급한다. 이 샘플링홀더(43)는 이후 상세히 설명되는 제1도의 I/O 데코우더부(8)로부터 입력되는 변환종료 제어신호(EOC : CND OF CONVERSION)가 하이일때 홀드 모드로 되고 변환 완료되어 로우로 될때 샘플링 모드로 되는데, ±5V 및 ±10의 아날로그로 되는 2가지 타입의 전압입력이 12비트 아날로그 디지탈 컨버터부(5)에 공급된다.

아날로그 디지탈 컨버터부(5)는 8채널의 차동모드 및 16채널 단일모드의 아날로그 게이트에 대응하여 12비트의 분해능을 가진 아날로그 디지탈 컨버터로 구성되며 입력되는 아날로그 신호에 따라 12비트의 디지탈데이터를 출력하는 DMA 버스폭 선택부(6)에 인가한다.

DMA 버스폭 선택부(6)는 제3도에 도시된 3개의 버퍼(61),(62) 및 (63)들과 버스의 데이터 폭을 선택하여 8비트 데이터를 읽거나 16비트 데이터를 읽어 들이고 DMA 모드시에는 8비트 데이터 또는 16비트 데이터를 DMA를 전송하도록 하는 DMA 버스폭 선택 논리회로로 구된다.

즉, 제3도에서 DMA 싸이클 신호(DMACYL)는 16비트 DMA 전송하거나 16비트 데이터를 읽을때 PC제어에 의하여 로우신호로 설정되고, 파형 K을 출력하여 NOT 게이트(64)를 경유하여 OR 게이트(65)의 일측에 인가되며, 동시에 파형 K의 신호는 NAND 게이트(66) 및 (67)에 인가된다.

PC로부터의 어드레스 신호(BA0)는 NOT 게이트(67)에 인가되면서 DONT CARE의 파형으로되어 NAND 게이트(67)의 일측에 연결되는 동시에 NAND 게이트(67)의 타측에 연결되어 하이신호의 파형 A이 되고 동시에 파형 B이 하이신호로되며 각기 NAND 게이트(69) 및 (70)의 일측에 연결된다. 동시에, 이후 설명되는 I/O 채널 인터페이스부(7)로부터 아날로그 디지탈 읽기 제어신호(SELAD)와 버스읽기 제어신호(IORD) 단자들이 OR 게이트(71)에 인가되고 그다음 NOT 게이트(72)에 인가되도록 된다. 이외에서 DMA 제어신호(DACK1) 및 (DACK7)들이 XOR 게이트(73)에 인가되는데 이때는 DMA 승인 제어신호(DACK7)가 하이로되고 이신호가 다시 NOT 게이트(74)를 경유하여 파형 F가 로우로되고 이 신호가 XOR 게이트(72)의 타측에 인가되어서 파형 E가 하이로 변환되면서 NAND 게이트(69)의 출력파형 C이 로우신호로 되고 NAND 게이트(70)의 출력파형 D도 로우신호로 되면서, 이들 신호가 버퍼(61)와 (62)에 인가되고, 이들 버퍼들이 온되어서 아날로그 디지탈 컨버터부(5)로부터 12비트의 데이터가 16비트 데이터버스상에 인가되므로 I/O 채널 인터페이스부(7)를 거쳐 PC 메모리로의 전송이 가능해진다. 이때 파형 C가 로우신호로써 OR 게이트(65)의 타측에 인가되면 파형 I에서의 신호가 하이로되므로 버퍼(63)는 오프로된다.

또, 8비트 DMA 전송을 하거나 8비트 데이터를 읽고자할 경우 DMA 싸이클 신호(DMACYL)는 하이로 된다. 그리고 어드레스신호(BA0)가 로우일때 파형 J가 하이신호이고, 파형 A가 로우신호로되며, 파형 B가 하이, 파형 C가 하이신호로 된다. 또 DMA 요구신호(DACK1)가 로우이면 파형 H가 하이, 파형 F가 로우, 파형 E가 하이로 되어서 파형 D가 로우로되고, 파형 E의 로우신호가 출력된다. 또 아날로그 디지탈 읽기 제어신호(SELAD) 또는 DMA 승인신호(DACK1)이 로우이면 파형 D가 로우신호로 되고, 파형 C가 하이신호로 되므로 파형 L은 하이로 되므로 버퍼(63),(61)가 오프로 되고, 버퍼(62)는 온되어서 8비트 데이터가 데이터 버스(D₀-D₇)에 인가된다. 반대로 어드레스신호(BA0)가 하이이면 파형 J가 로우신호, 파형 A가 하이신호, 파형 B가 로우신호, 파형 D가 하이로 되어 버퍼(62)가 오프로 된다. 또 아날로그 디지탈 읽기 제어신호(SELAD)이거나 DMA 승인신호(DACK1)가 로우신호이면 파형 E가 하이로 되어 파형 C가 로우로 되어서 버퍼(61)와 버퍼(63)가 온이므로 버퍼(61)의 데이터가 데이터 버스(D₈-D₁₅)는 I/O채널 인터페이스(7)에 인가된다.

또 제1도에서 I/O 채널 인터페이스부(7)는 PC 입출력 채널부(1)와 접속되어 PC로부터의 데이터신호를 이후 기술되는 12비트 디지탈그 아날로그 컨버터부(l6)로 전송하여 출력하며, 두개의 버퍼로 되는 DMA채널, 어드레스 버퍼 및 제어신호 버퍼들로 구성되고, 선출원에 상세히 기술되므로 여기서는 그 상세한 설명을 생략한다.

제1도에서 I/O 데코우더부(8)는 본 발명 시스템의 모든 회로 즉, DMA 버스폭 선택부(6) 및 이득 증폭샘플링홀드부(4)와 이후 기술되는 DMA 채널 선택부(9), 인터럽트 핸들러(11) 채널확장 논리회로부(14), 주사 논리회로부(15)들에 대하여 변환종료 제어신호(EOC : END OF CONVERSION)를 출력하여 각 구성부분에 대한 작동 선택을 제어하도록 한다. 다만 이 회로는 IBM사에서 이미 "공유되는 인터럽트 논리선도"로써 공개한 인터럽트-처리지원회로에 의하여 실현되어 있어 그 상세 설명은 이후 기술되는 인터럽트 핸들러부(11)에서 상세히 기술된다.

DMA 채널 선택부(9)는 이후 기술되는 트리거 제어 논리회로부(17)로부터의 트리거이네이블 신호(TE)를 수신하여 인터럽트 요구 신호(DRQ1) 및 (DRQ7)를 PC 입출력 채널부(1)에 출력하는데 따라 DMA 전송모드를 결정하다. 즉, DMA 전송은 8비트 목 또는 16비트 폭의 선택에 의하여 실행되고, 하나의 12비트데이터 전송이 완료되면 원래 상태로 자동적으로 복귀된다. DMA는 트리거이네이블 신호(TE)가 하이신호상태에서만 가능하며 8비트 DMA 전송시에는 DMA 요구신호(DRQ1)가 가동하므로 입출력 채널부(1)에 8비트에 해당하는 입출력 채널 또는 슬롯을 작동시키고, 16비트 DMA 전송시에는 DMA 요구신호(DRQ7)가 기동하여 I/O 채널 인터페이스부(7)에 16비트에 해당하는 입출력 채널을 작동시키게 된다.

이 DMA 채널 선택부(9)는 제4도에 도시와 같이 두개의 D-플립플롭(91) 및 (92)과 PC 입출력 채널부(1)로부터의 제어신호, 즉 DMA 승인신호(DACK1) 및 (DACK7)와 DMA 싸이클신호(DMACYL)를 수신하고, 하드웨어 리셋트신호(RESET)를 입력받는, 특히 변환종료 신호(BEOC)의 역상신호(BEOC)는 D-플리플롭(91)의 클럭단자(CK)에 연결되고 트리거이네이블신호(TE)는 단자(D)에 연결된다. 만일 8비트 DMA 전송되는 경우 DMA 싸이클 신호(DMACYL)는 하이로 되고, NOT 게이트(93)의 출력파형(g)은 로우로 된다. 또 트리거에니이블신호는 하이이므로 D-플립플롭(91)은 하이신호를 파형 a이 출력하고, 이때 OR 게이트(94)는 그의 타측으로는 파형 c으로되는 로우신호가 입력되므로 출력하여 d에서의 신호는 하이로 되나 파형 g와 d의 신호를 입력으로 하는 AND 게이트(96)의 로우의 출력신호로서는 DMA 요구는 사용불능이 된다. 그러가 AND 제이트(95)는 파형 d과 DMA 싸이클신호(DMACYL)가 하이신호이므로 DMA 요구신호(DRQ1)는 하이로 되어 DMA 요구신호를 발생시킨다.

이 DMA 요구신호(DRQ1)에 대하여 DMA 승인신호(DACK1)의 로우신호 AND 게이트(97)가에 인가외고, 파형 i에서 로우신호가 AND 게이트(98) 및 (99)의 일측에 인가된다. 그러므로 AND 게이트(98)의 출력파형 e의 신호는 로우로 되면서 DMA 승인신호(DACK1)이 하이로 복귀하면서 D-플립플롭(92)의 클럭단자(CK)에 인가되므로 OR 게이트(94)에는 하이신호가 인가되게 하고, 두번째로 DMA 요구신호(DRQ1)가 발생되게 한다. 결국 2회의 DMA 요구신호를 발생시키므로써 12비트의 데이터를 전송한다. 또한 16비트 DMA 전송시에는 DMA 싸이클신호(DMACYL)는 로우이다. 트리거이네이블신호(TE)가 하이이므로 파형a에서의 신호가 하이가 되고 또 OR 게이트(94)의 출력파형 d에서의 신호가 하이이므로 DMA 요구신호(DRQ7)가 기동된다.

단, DMA 싸이클신호 파형 h에서의 로우신호는 AND 게이트(95)가 로우신호를 출력케하므로 DMA 요구신호(DRQ1)은 사용불가능하게 된다. 이때 DMA 승인신호(DACK7)가 있게되면 파형 i에어의 신호는 로우로되어 두번째 DMA 요구신호는 발생하지 않으며, 파형 f에서는 항상 로우이므로 D-플립플롭(92)은 어떤 영향도 받지 않는다. 그러므로 16비트의 DMA의 경우는 1회의 DMA 요구만이 이루어진다.

제1도의 카운터/타이머부(10)는 도면에 도시되어 있지 않은, 인텔사의 모멜명 8253의 프로그램 가능한 카운터 타이머 집적회로를 이용하고 있으며, 본 발명에서는 3개이 클럭/타이머 기능을 가진 카운터 및 타이머로 구성되고 I/O 데코더부(8)로부터 칩 선택신호를 입력받고, 출력으로는 아날로그 디지탈 변환 시작신호를 발생시키고, 또 인터럽트신호로 사용할 수 있는 시작 클럭신호(CLK1) 및 (CLK2)들을 발생하여 이후 기술되는 인터럽트 핸들러부(11)에 인가한다.

이 인터럽트 핸를러부(11)는 제5도에 도시와 같이 인터럽트 처리지원회로부(200)를 구비하여 인터럽트신호(IRQ7)를 입출력채널부(1)에 발생시키도록 한다. 즉, 인터럽트 요구처리루틴에서는 4개의 인터럽트 요구신호(CLKOUT 0, CLKOUT 2, EOC, TC)중 어느것인지를 판정하여야 하고, 또 다시 해당인터럽트 처리루틴으로 점프하게 된다.

또한, 이 4개의 인터럽트 요구신호들은 그 특성상 일정주기의 클럭 또는 비정기적인 펄스형태로 나타나게되는데, 단주기(1μS∼56μS)의 신호로 되는 클럭신호(CLKOUT 0) 및 장주기(65ms)의 신호로 되는 클럭신호(CLKOUT 2), 아날로그 디지탈 변환종료신호(EOC)와 터미널카운터신호(TC)들은 각기 아날로그(201)(202)(203)(204)의 클럭단자(CK)들에 인가되어 D-플립플롭들을 하이상태로 유지시킨다. 또, 카운터/타이머부(10)로부터 클럭신호(CLK 0) 및 (CLK 2)들은 각기 아날로그(201) 및 (202)의 입력단자(D)에 입력된다.

동시에 PC컴퓨터로부터의 데이터(D₀-D₇)를 입력으로 하는 래치부(205) 및 버퍼(206)들은 하이신호를 출력하는데, 특히 래치부(206)는 그의 래치출력을 NOT 게이트(207),(208),(209) 및 (201)들의 일측단자에 출력하게 되고, 이들 NOT 게이트(207),(208),(209) 및 (210)들은 타측단자로부터 상기와 같이 D-플립플롭(201)∼(204)들의 출력단자(Q)들의 신호를 수신하게 되는데, 실예를 들면 단주기신호(CLKOUT 0) 인터럽트 요구시에는 CPU로부터 D-플립플롭(201)의 인터럽트 스테이터스비트를 클리어시키도록 클리어 인터럽트 클럭 신호(CLRINTCLK 0)를 D-플립플롭(201)는 리셋트단자(R)로 수신하게 된다. 마찬가지로, D-플립플롭(202)(203)(204)에 대하여서도 해당 인터럽트 요구시 그들의 각 리셋트단자(R)에는 클리어인터럽트 클럭신호(CLRINTCLK 2), 리셋트인터럽트 아날로그 디지탈 변환신호(CLRINTEOC) 및 리셋트 터미널 카운트신호(CLRlNTTC) 들이 입력된다.

한편, 터미널카운트 인터럽트시 D-플립플롭(204)은 리셋트 터미널카운트신호(CLRINTTC) 가 인터럽트스페이터스로 사용되는 동시에 그의 출력단자(Q)로부터는 터미널카운트 클릭어신호(TCCLR)를 트리거제어 논리회로부로 입력하여 DMA 인에이블신호(TC)를 클리어시켜 DMA 전송기능을 정지시킨다. 그러므로, 래치부(205)는 해당출력신호를 하이로하여 출력하게 되고 동시에 컴퓨터는 실행해야할 인터럽트 요구종류를 판별하기 위하여 상기한 4개의 인터럽트 요구신호인 바이너리비트를 읽게 된다.

이때, 이들 D-플립플롭(201)(202)(203)(204)들중 어느 하나의 출력이 로우로 되어도 컴퓨터는 인터럽트 출력이 로우로 되어도 인터럽트 요구신호(lRQ 7)가 발생한 것으로 감지하여 해당처리루틴으로 점프하게 되는데, NAND 게이트(211)는 그의 입력신호중 어느 하나가 로로 되므로 로우신호를 인터럽트 처리지원회로(200)의 NAND 게이트(212)에 입력한다. 그러므로, NAND 게이트(212)는 로우산호를 타측입력에 관계없이 로우신호를 D-플립플롭(220)의 입력단자(D)에 입력하게 되고, D-플립플롭을 경유하여 인터럽트 요구신호(IRQ 7)를 출력하게 된다.

한편, 이 인터럽트 처리지원회로(200)에서 D-플립플롭(220)들은 컴퓨터의 CPU 클럭신호(BCLK)를 입력단자(CK)로 수신하므로 그의 출력단자(Q)가 하이신호를 출력하게 되고, 두번째 클럭신호(BCLK)에 의하여서는 D-플립플롭(220)의 출력(Q)이 로우로 된다. 다시 세번째 클럭신호(BCLK)에 의하여서는 D-플립플롭(220)의 출력(Q)이 하이로 복귀하면서 D-플립플롭(230)의 클럭(Q)이 로우로 되고, 동시에 D-플립플롭(240)의 출력(Q)을 하이로 고정시켜 다음의 인터럽트 요구를 받아들이지 않도록 하여 하나의 동일한 인터럽트에 의하여 동일한 처리루틴에 재차 진입되지 않도록 한다. 여기서, CPU 클럭신호(BCLK)에 대한 인터럽트 지원회로(200)의 D-플립플롭은 하드웨어적으로 고정된다.

이후 해당처리루틴이 실행완료되면 다시 인터럽트 요구에 대한 처리루틴을 수행하여야 하는데 이를 위하여 인터럽트 핸들러부(11)를 원상태로 복귀시켜야 하고, 동시에 핸들러 인터럽트지원회로(200)를 리아암(rearm:원상태로의 복귀)시켜야 한다. 이를 위하여 D-플립플릅(240)에서는 그의 단자(R)에 소프트웨어에 의해서 인터럽트리아암신호 (INTCLR 7)가 입력되고, 필요에 따라서 래치부(205)에는 작업인터럽트 전환신호(WINTCON), 버퍼(206)에는 리셋트 인터럽트 스테이터스신호(RINTSTATUS)가 입력되도록 된다.

제1도에서 클럭회로부(12)는 16MHZ 클럭발진기와 결합되는 4비트 바이너리 카운터로 구성되며 모델명 7493이 사용되고, 이는 l6MHZ 클럭을 분주하여 1MHZ의 기준클럭 신호를 카운터/타이머부(10)에 입력한다. 디지탈 입출력부(13)는 I/O 채널 인터페이스부(7)로부터 전송받은 8비트 디지탈데이터를 직접 외부입출력 헤더부(2)에 출력하도록 하거나, 외부입출력 헤더부(2)로부터의 데이터를 읽어들여 I/O 채널 인터페이스부(7)에 전송하도록 하는데, 데이터읽기를 위하여 모델명 74LS373의 래치와 쓰기를 위하여 모델명 74LS373의 래치가 사용된다.

한편, 아날로그 디지탈 변환종료신호(EOC)는 채널확장 논리회로부(14), 주사 논리회로부(15)와 이득증폭 및 샘플링홀드부(4)에 입력되어 아날로그 입력신호의 채널확장을 하도록 한다. 채널호가장 논리회로부(14)는 제6도에 도시와 같이 DMA 방식 또는 NON-DMA 방식 모두 적용가능하고 주보오드의 하나의 채널에 대해서 8개의 외부입력 채널을 접속시킬 수 있는데, 각각의 채널(8채널 : 차동입력, 16채널 : 단일입력)에 대하여 외부의 8개의 채널은 주 아날로그 디지탈 변환보오드에서 하나의 채널이 선택된후 8회의 아날로그 디지탈 변환이 가능하도록 되어 있으며, 외부확장 멀티플렉서부(3)는 PC 프로그래밍에 따른 명령에 의하여 선택되거나 디스에이블된다. 그러므로 8개의 차동입력 채널이 각각의 8개 차동입력의 하나의 내부채널에 접속되도록 되어 최대 64개의 차동입력채널이 사용가능하다. 또한 8개의 외부단일입력채널이 16개의 단일입력의 각각의 내부채널에 접속되어 최대 128채널이 사용가능하다 이를 위하여 입력신호들로는 하드웨어적인 리셋트신호(RESET) 이후 기술되는 주사 논리회로부(15)부터의 채널주사 종료입력을 나타내는 제어신호(A=B), 아날로그 디지탈 변환종료신호(BEOC), 이후 기술되는 트리거 제어논리회로(17)로부터 트리거네이블신호(TE), 카운터/타이머부(10)로부터 아날로그 디지탈 변환 개시신호(CONVSTART)및 클럭신호(CLKOUTO)와 외부입출력 헤더부(2)로부터 DMA 이네이블 또는 NON-DMA 제어신호(DMAENBLE)와 외부 멀티플렉서 사용제어신호(MUXMODE)를 수신한다.

따라서 채널확장 논리회로부(14)에서 트리거이네이블신호(TE)가 하이신호로서 NAND 게이드(112)에 입력되면 제1도의 클럭신호 (CLKOUT 0)에 근거하여 아날로그 디지탈 변환개시신호(TIMMERSTAR)를 발생시켜 카운터/타이머(10)의 타이머에 인가되므로, 이 타이머가 아날로그 디지탈 변환시작신호(CONSTART)를 발생시키게 된다. 또, 이 신호는 NOT 게이트(113)의 출력파형(A)에서 반전된 신호로 된다. 즉, DMA가 개시되는 경우 DMA 이네이블 제어신호(DMAENABLE)는 하이로 되고, 멀티플렉스 모드제어신호(MUXMODE)가 로우로 되어야 한다.

이에 따라 4개의 채널을 선택한 경우의 실예를 들어 설명하면 제10도에는 내부아날로그 입력채널에 대한 파형도를 도시하고 있다. 제6도와 10도를 참조하여 설명하면 클럭신호(CLKOUTO)의 입력에 따라 NOT게이트(113)의 출력하여(A)에서의 파형이 하이의 DMA 제어신호(DMAENBLE)를 수신하는 AND 게이트(115)를 경유하여 아날로그 디지탈 변환종료신호(BEOC)를 수신하는 AND 게이트(115)에 인가된다.

이 NAND 게이트(115)와 AND 게이트(114)의 출력은 NOR 게이트(116)의 출력으로 되는 파형(B)의 파형으로 된다. 즉, 파형(A)의 파형과 동일하다.

파형(B)의 파형신호는 8진 카운터(117)에 입력되어 외부확장 멀티플렉서를 데코딩하기 위한 제어신호(ES0)에서 (ES2)들을 출력하게 됨과 동시에 이 신호가 멀티플렉서 엔코더(118)는 그의 출력파형( I )에 접속된 NOT 게이트(119)를 경유하여 파형(J)에서의 신호를 아날로그 디지탈 변환 제어신호(BEOC)를 일측단자로 수신하는 NAND 게이트(120)와 AND 게이트(121)의 일측에 동시 인가한다.

여기서 주목되는 것은 NAND 게이트(120)의 출력하여(K)에서 신호는 아날로그 디지탈 변환종료신호(BEOC)의 파형과 반대파형을 가진다. 이 신호는 AND 게이트(125)에 인가되며, AND 게이트(125)는 로우의 멀티플렉스 모드신호(MUXMODE)를 수신하여 파형(G)에서의 파형이 항시 로우로 된다. 파형(G)에서의 신호는 OR 게이트(127)의 일측에 인가되고, 이 OR 게이트(127)의 타측으로는 AND 게이트(126)에입력되는 아날로그 디지탈 변환종료신호의 반전신호(BEOC)와 NOT 게이트(D)를 경유한 멀티플렉스 모드신호(MUXMODE)가 입력되므로 파형(F)에서의 파형을 가지는 신호로 된다. 그러므로, OR 게이트(127)은 파형(H)의 신호를 D-플립플롭(110)의 클럭단자(CK)에 인가된다.

또, 멀티플렉스 모드신호(MUXMODE)는 NOT 게이트(124)를 경유하여 AND 게이트(122)를 거친 파형(E)으로 OR 게이트(123)으로 출력된다. AND 게이트(122)에 출력(B)의 8배수의 주기를 갖는 파형(E)의 신호를 출력한다. 따라서, 파형 E와 C를 입력으로 하는 OR 게이트(123)는 채널 카운팅 신호(COUNTCH)를 출력하게 된다.

예를 들면, 외부게이트 확장모드를 사용하지 않을 경우에 있어서 채널 수가 4개인 경우 D-플립플롭(110)의 입력단자에는 채널 번호 0부터 채널 번호 3까지 해당하여 전송이 가능하도록 클럭주기동안 로우로된 채널주사종료신호(A=B)가 입력된다. 그러므로, 이 신호이 하강엣지와 일치하는 파형 H의 하강엣지에서 출력단자(Q)에서는 파형 N이 발생된다. 이 파형 N은 아날로그 디지탈 변환 개시 신호(CONVSTART)와 함께 NAND 게이트(128)에 입력되어 파형(L)을 출력한다. 파형(L)의 신호는 다시 AND 게이트(129)에 리셋트신호(RESET)와 함께 입력되어 파형(M)을 발생시켜서 D-플립플롭(110)을 리셋트 시킨다.

또한, D-플립플롭(110)의 단자(Q)로부터 신호는 파형 N의 반대의 신호로써 리세트 신호(RESET)와 함께 NAND 게이트(130)은 카운터리셋트 신호(RSTCOUNT)를 출력한다. 또한, 외부확장 아날로그 입력 채널이 사용되는 경우는 복수개의 외부 채널이 해당 내부 입력 채널에 접목되다.

실예를 들어, 제11도는 2개의 내부 채널을 사용하고 그 각각에 4개의 외부 채널을 접속한 경우의 파형도를 도시한 것이다. 이때, 디멀티플렉스(118)은 4 to 1 Decoding을 한다고 가정한다.

DMA 제어신호(DMAENABLE)는 하이이고, 멀티플렉스 모드 신호(MUXMODE)가 하이, 트리거이네이블 신호(I)가 하이로 된다. 그러므로, 파형 B의 신호를 수신하는 8진 카운터(117)로부터의 신호는 외부확장 멀티플렉서(3)를 데코딩하기 위한 신호 ES0, ES1 및 ES2신호(제2도에서는 S0,S1,S2로 표기)를 출력한다. 동시에, 멀티플렉서엔코더(118)의 출력하여(I)가 NOT 게이트(119)를 경유한 파형(J)를 AND 게이트(120)에 인가된다.

한편, 변환 시작신호(CONVSTART)는 파형 B의 상승엣지에서 토글된다. 채널 종료 신호가 되는 4번째 변환 제어신호(CONVSTART)가 토글될 때, 즉 파형 B가 3번째 하강 엣지때 파형 J 및 C가 동시에 상승되고, 파형 B가 4번째 하강 앳지때 파형 J 및 C가 하강하므로, 채널 카운트 신호(COUNT CH)가 파형 C와 동일한 파형으로 OR 게이트(123)으로부터 출력하게 된다. 동시에 파형 J가 NOT 게이트(120)에 인가되어서는 아날로그 디지탈 변환 제어신호(BEOC)에 따라 파형 K를 출력하게 되고, AND 게이트(125)에 인가되어 파형 G가 발생된다. 파형 G는 AND 게이트(126)에서 발생하는 파형 F 신호와 함께 OR 게이트(127)에 인가되어 파형 H를 발생시킨다. 그러므로 D-플립플롭(110)은 제어신호(A=B)가 인가됨에 따라 제제어신호(A=B)의 하강 엣지에서 단자(Q)로부터 파형 N을 출력하게 되고 이 신호는 NOT 게이트(128)에 인가되어 파형 L을 발생시키고, 이를 AND 게이트(129)에 인가한다.

또, 이 D-플립플롭(110)은 출력단자(Q)로부터 차형 N과 반대신호를 출력하여 NOT 게이트(130)에 리셋트 신호(RESET)와 함께 인가하여 카운트 리셋트 신호(RSTCOUNT)를 발생시켜서 해당 채널 마다의 아날로그 디지탈 변환 종료를 수행하도록 한다.

한편, NON-DMA 방식에서 내부 아날로그 채널을 사용할 경우 DMA 제어신호(DMAENABLE)는 로우로 되고 멀티플렉스 모드 제어신호(MUXMODE)가 로우로 된다. 또, 외부 아날로그 채널을 사용할 경우 DMA 제어신호(DMAENABLE)가 하이로 되어야 한다.

주사논리회로부(15)는 제7도에 도시와 같이 채널 확장 논리 회로부(14)로 부터 카운트 리셋신호(RSTCOUNT)와 채널 카운트 신호(COUNT CH)를 16진수 카운터(151)로 수신하는 동시에 버스 데이터(BD0-BD7)를 8진 D-플립플롭부로 되는 선택부(152)로 입력한다. 16진수 카운터(151)는 단자(A)의 카운트 채널 신호(COUNT CH)의 하강 엣지에서 단자(QA-QD)로부터 카운터로 신호를 출력하여 가산기(153)의 단자(A-A4)로 입력한다. 채널 선택과(152)로부터 상위 4비트 출력신호는 가산기(153)의 입력단자(B1-B4)로 입력되다.

따라서, 가산기(153)은 카운트 채널 입력에 따라 멀티플렉스 모드에서의 입력채널과 결정하는 신호(GS0-GS3)를 출력하고, 동시에 4비트 비교기(154)에 입력하여서, 채널 선택부(152)로부터의 4비트 상위데이터와 비교하여서 채널 카운트 신호(COUNTCH)에 증가된 채널 신호가 종료 채널 번호와 일치될때 하이로 발생되는 제어신호(A=B)를 출력한다. 그러므로, DMA 시에는 자동적으로 최초 채널에서부터 다른채널로 전환하여 멀티플렉스(3) 해당 멀티플렉스를 온시키므로 아날로그 신호는 제1도에 도시된 이득증폭 및 샘플링홀드부(4)에 입력되게 한다. 12비트 디지탈 아날로그 컨버터부(16)는 12비트 디지탈 데이터를 그에 상응하는 아날로그 신호로 변환 시키는데 제8도의 두개의 컨버터(161) 및 (162)를 구비하여 두개의 독립적인 아날로그 신호(VOUT1)과 (VOUT2)를 외부입출력부(2)에 출력한다.

제8도에 도시와 같이 두개의 컨버터(161) 및 (162)들은 칩 선택 제어신호(CS)에 의하여 아날로그 신호를 출력하게 되는데, 컨버터(161)의 칩 선택제어신호(CS)는 PC로부터의 어드레스 신호(A1) 및 (A0)와 어드레스 제어신호(DAC)가 NOT 게이트(162)을 경유하여 NAND 게이트(164)에 입력되어서 칩 선택 제어신호(CS)를 결정한다. 마찬가지로 컨버터(163)의 킵 제어신호(CS)는 PC로부터의 어드레스 신호(A0), NOT 게이트(165)를 경유한 어드레스 신호(A1)와 NOT 게이트(166)을 경유한 어드레스 제어신호(DAC)들이 수신되는 NAND 게이트(167)의 출력으로 된다. 두개의 상 하위 버퍼(168) 및 (169)는 12비트 D/A 컨버터(161) 및 (162)는 둘이 동시에 접속되어, 상위 버퍼(168)로부터는 상위 데이터(BDO)를 수신하고, 하위 버퍼(169)로부터는 하위데이터(BD4-BD7)를 수신하게 된다. 이들 버퍼(168) 및 (169)들은 그들의 단자(CLK)의 출력신호에 의하여 제어되는데, 상위 버퍼(168)의 클럭신호는 어드레스 제어신호(DAC)와 NOT게이트(170)를 경유한 어드레스 신호(AO)를 수신하는 OR 게이트(172)에 의하여 발생된다. 또, 하위 버퍼(169)의 클럭신호는 어드레스 제어신호(DAC)와 어드레스 신호(AO)를 수신하는 OR 게이트(173)로부터 출력된다.

제1도의 트리거 제어 논리 회로부(17)는 제9도에 도시되며, 트리거이네이블 신호(TE)를 발생시키도록되며, 특히 DMA 전송을 소프트웨어의 명령에 의하여 개시시키거나 또는 외부입출력부(2)의 외부 트리거입력신호에 의하여 개시 시킬 수 있다. 이 트리거 제어 논리 회로부(17)가 D-플립플롭(180)을 구비하고 있으며, 트리거이네이블 신호(TE)가 그의 클럭단자(CK)로부터의 신호에 따라 발생된다. 즉, 외부 트리거이거나 내부 트리거를 원할 경우 트리거 모드 제어신호(TRIGMODE)는 각기 로우 및 하이신호로 한다. 따라서, 외부트리거에 의하여 아날로그 디지탈 변환을 하고자 할 경우 트리거 모드 제어신호(TRIGMODE)는 로우로 되어 NOT 게이트(188)를 경유하여 NOT 게이트(181)의 출력은 로우로 되어 OR 게이트(182)의 일축 단자에 인가된다. 이때, 외부트리거 신호(EXTRIG)는 하이이고, 트랜지스터(185)의 베이스에 인가된다. 트랜지스터(185)는 온되고 그의 콜렉터에 저항(186)에 의하여 접속된 전원(VCC)이 NOT 게이트(187)의 일측단자로 인가된다. NOT 게이트(187)는 트리거 모드 제어신호(TRIGMODE)가 인가된 상태이므로 하이신호를 출력하여 OR 게이트(182)에 인가한다. 이때, OR 게이트(182)는 하이신호를 출력하게되고, D-플립플롭(180)은 트리거제어신호(TE)를 하이로 출력하게 된다. 이로써, 외부 트리거 모드가 수행될 수있다.

반대로, 내부 트리거모드를 수행할 경우 트리거 모드 제어신호(TRIGMODE)는 하이이고, NOT 게이트(187)는 로우신호를 출력하게 되며, 소프트 웨어제어신호(SOFTTRIG)가 로우상태로 되므로 NOT 게이트(181)는 하이신호를 출력하여 OR 게이트(182)는 하이신호를 출력하여 D-플립플롭(180)의 하이의 트리거이네이블 신호(TE)을 출력하게 한다. 만일, 트리거 이네이블신호(TE)를 로우신호로 발생시켜서 시스템 제어를 중단하고자 할 경우 D-플립플롭(180)의 리셋트단자(R)에 하이의 리셋트 신호를 인가하게 되므로 가능하다. 따라서, 하드웨어의 리셋트신호(RSTTE)가 로우로 되어 NOT 게이트(190)에 인가되고, PC의 소프트웨어적인 또 이네이블 타이머 카운터 신호(ENABLE)가 하이인 경우 NOT 게이트(189)를 경유하여 NOT 게이트(190)에 인가된다.

이 경우, NOT 게이트(190)는 로우신호를 출력하여 NOT 게이트(191)가 하이신호를 출력하므로 D-플립플롭(180)은 리셋트된다.

이상의 설명에서와 같이 본 발명은 DMA 전송 및 NON-DMA 전송을 선택할 수 있으며, DMA 요청시 PMA 버스 선택부(6)에 의해 8비트이거나 16비트버스를 선택할 수 있다.

또, 외부 멀티플렉싱채널 확장논리회로부(14)를 사용하여 멀티플렉스 모드 선택에 따라 외부채널에 대한 입력 신호를 채택하므로, 16개의 입력채널에 대하여, 기 8개의 아날로그 채널을 확장할 수 있다.

즉, 아날로그 단일입력시에서 16개의 단일입력채널 각각에 8개의 입력채널이 확장가능하여 총 128채널의 단일입력 채널로 확장할 수 있고 아날로그 차동입력시, 8개의 차동입력채널 각각에 8개의 입력채널이 확장가능하여 총 64채널의 차동입력채널로 확장할 수 있다.

그러므로 측정파라메터의 확장이 가능하며 피측정기기에 대한 유연성 있는 측정이 가능한 효과가 있다.

Claims (4)

1. 8채널의 아날로그 신호를 입력으로하는 두개의 아날로그 입력 게이트인 멀티플렉스와 상기 두개의 멀티플렉스를 선택하는 딥 스위치를 이용하여 아날로그 신호의 입력모드을 16채널의 단일입력모드(Single-ended input mode)와 8채 채널의 차동입력모드(differential input mode)로 선택할 수 있는 멀티플렉스부(3)와 ; 상기 멀티플렉스부(3)으로부터의 아날로그 신호를 차동증폭기(41)에서 단일 입력모드 또는 차동입력모드로 선택할 수 있고 다시 프로그램가능 증폭기(42)에서 이득을 1,10,100으로 선택가능하도록 프로그램에 의해서 제어할 수 있고 샘플링홀더(43)로 A/D 컨버터로의 한 채널에 대응하는 입력신호를 A/D 변환기간 동안 아날로그신호를 유지시키는 이득증폭 및 샘플링홀드부(4)와 ; 상기 샘플링홀드부(4)로부터 신호를 입력받는 12비트의 분해능을 가진 1개의 아날로그/디지탈 컨버터와 데이터 버퍼 및 아날로그신호의 입력범위를 선택할 수 있는 A/D 컨버터부(5)와 ; 상기 A/D 컨버터부(5)에서 12비트로 변환된 디지탈 데이터를 DMA(Direct Memory Access) 방식에 의해 컴퓨터의 메모리로 전송할 수 있는데 전송시 8비트 또는 16비트의 데이터 버스의 선택이 가능한 논리회로로 구성된 DMA 버스 선택부(6)와 ; 상기 선택된 데이터버스와 컴퓨터 입출력채널부(1)와의 데이터 및 콘트롤 신호의 교환이 가능하도록 구성된 AND 게이트와 ; 컴퓨터입출력채널부(1)에 연결되어 DMA 또는 16비트 DMA를 실행하기 위하여 12비트 데이터를 프로그래밍제어에 의하여 지정된 메모리에 전송하도록 하는 DMA 채널선택부(9)와 ; 컴퓨터입출력채널부(1)에 연결되어 컴퓨터에 대해서 인터럽트 처리를 요구하기 위한 회로로서 2개의 클럭, 아날로그 디지탈 변환 종료 및 DMA 전송완료에 대한 인터럽트 처리를 할 수 있는 인터럽트 핸들러부(11)와 ; 제어신호를 보낼 수 있도록 I/O 어드레스를 디코딩하여 제어대상 회로부를 선택할 수 있는 I/O 레코더부(8)와 ; 상기 I/O 데코더부(8)로부터의 제어신호로 선택되어 아날로그/디지탈 변환에 의한 데이터를 DMA 방식으로 메모리에 격납시킬때의 변환속도를 선택할 수 있는 클럭과 2개의 인터럽트 요구 신호인 단주기클럭과 장주기 클럭을 발생시킬수 있는 3채널 카운터/타이머부(10)와 ; 상기 I/O 데코더부(8)로부터의 제어신호에 의해서 선택되어 8비트의 디지탈 데이터를 입출력할 수 있는 디지탈 입출력부(13)와 ; 상기 I/O 데코더부(8)로부터의 제어신호에 의해서 선택되어 아날로그/디지탈 컨버터의 아날로그 입력채널을 시스템 외부에 아날로그 게이트를 추가장착할 경우 8배 확장가능하게 하는 채널확장 논리회로부(14)와 ; 상기 채널확장 논리회로부(14), I/O 데코더부(8), 멀티플렉스(3)와 연결되어 데이터버스로부터의 래치된 최초입력채널번호와 최종입력채널번호에 해당되는 아날로그 입력채널을 A/D 변환이 완료될 때마다 순차적으로 전환시키는 주사논리회로부(15)와 ; 외부의 입출력부(2)에 연결되어 외부신호에 의해 DMA 전송이 트리거되거나 또는 프로그램 명령에 의해 DMA 전송이 트리거되도록 선택가능하게 하는 트리거제어 논리회로부(17)를 구비하여 아날로그 입력신호에 해당되는 12비트 디지탈 데이터로 변환하는 아날로그 디지탈 컨버터.
2. 제1항에 있어서, 상기 DMA 버스선택부(6)에서의 DMA 버스폭 선택신호(DMACYL)를 결정하여A/D 변환된 12비트의 데이터를 16비트의 데이터 버스로 1회 DMA 방식으로 메모리로 전송하거나 8비트의 데이터 버스로 2회 DMA 방식으로 분할하여 전송할 수 있는 아날로그 디지탈 컨버터.
3. 제1항에 있어서, 4개의 상이한 인터럽트요구신호를 발생시키고 컴퓨터(IBM-PC 호환기종)가 인터럽트 요구신호를 인식하면 상기 컴퓨터가 발생시키는 인터럽트 인정신호(Interrupt Adknowledge)로서 인터럽트 요구신호의 상태를 인터럽트 요구신호 발생이전 상태로 재환원(Rearm)시키는 기능을 갖는 아날로그 디지탈 컨버터.
4. 제1항에 있어서, 상기 채널확장 논리회로부(14)에 의해 아날로그 입력신호 게이트를 8배 확장할 수 있도록 상기 멀티플렉스부(3) 내부의 각각의 게이트 주사의 주기를 8배 늘리고 이 증가된 회수만큼 외부의 아날로그 게이트를 멀티플렉싱할 수 있는 카운터 신호를 발생시키는 기능을 갖는 아날로그 디지탈 컨버터.