JPH01147618A - Ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、中央処理装置の制御により複数のアナログ信
号を選択的にディジタル信号に変換するＡ／Ｄ変換装置
に関する。

従来の技術 一般に、この種のＡ／Ｄ変換装置は、第３図に示すよう
に、中央処理装置１によりコントロールバス２、アドレ
スバス３、データバス４を介して複数のアナログ信号の
１つが選択されて、選択されたアナログ信号をディジタ
ル信号に変換するように構成されている。

このＡ／Ｄ変換装置において、信号選択回路（マルチプ
レクサ）５は、変換制御回路９からチャネルバス６を介
して送出されるチャネルデータにより、複数のアナログ
入力信号から１つの信号を選択し、Ａ／Ｄ変換回路７は
、変換制御回路９からのスタート信号をトリガにして信
号選択回路５により選択されたアナログ入力信号をディ
ジタル信号に変換し、変換終了後ディジタル信号を変換
データバス８を介してデータレジスタ群１０に出力する
とともに、エンド信号を変換制御回路９とデータレジス
タ群１０に出力する。

データレジスタ群１０は、エンド信号を受けると、変換
制御回路９からチャネルバス６を介して送出されるチャ
ネルデータにより指定されるレジスタにディジタル信号
を格納する。

中央処理装置１は、データレジスタ群１０に格納された
ディジタル信号をパス２〜４を介して取り込んで処理す
る。

第４図は、変換制御回路９の詳細なブロック図を示し、
中央処理装置１からＡ／Ｄ変換するチャネル番号が書き
込まれ、このチャネルデータをチャネルバス６を介して
信号選択回路５、データレジスタ群１０に出力するとと
もにスタート信号をＡ／Ｄ変換回路７に出力するチャネ
ルレジスタ１５と、’Ａ／Ｄ変換回路７からのエンド信
号によシセットされる終了フラグ】６よシ構成されてい
る。

上記構成において、中央処理装置１は、１つのアナログ
入力信号のＡ／Ｄ変換終了後、次のアナログ入力信号の
Ａ／Ｄ変換を開始するためには、次のチャネル番号を変
換制御回路９のチャネルレジスタ１５に書き込まなけれ
ばならないが、この方法としては第５図（ａ）　（ｂ）
　（ｃ）に示す方法が知られている。

第５図（ａ）に示す方法は、中央処理装置１が変換制御
回路９の終了フラグ１６を常に監視し、終了フラグ１６
がセットされると次のチャネル番号を変換制御回路９の
チャネルレジスタ１５に書き込む方法である。

第５図０：Ｉ）に示す方法は、変換制御回路９が終了フ
ラグ１６０セツトによ）中央処理装置１の処理の上位に
割り込み、中央処理装置１がこの割り込みによシ次のチ
ャネル番号を書き込む方法である。

第５図（Ｃ）に示す方法は、中央処理装置１がおおよそ
のＡ／Ｄ変換時間を推定してＡ／Ｄ変換変換終了時変換
制御回路９の終了フラグ１６を監視し、終了フラグ１６
がセットされると次のチャネル番号を書き込む方法であ
る。

発明が解決しようとする問題点 しかしながら、上記第５図（ａ）に示す方法によるＡ／
Ｄ変換装置では、中央処理装置１が変換制御回路９の終
了フラグ１６を常に監視するために、中央処理装置１は
他の処理を実行することができず、処理時間に無駄があ
るという問題点がある。

また、上記第５スル）に示す方法によるＡ／Ｄ変換装置
では、変換制御回路９が終了フラグ１６のセットによシ
中央処理装置１の処理の上位に割シ込みをかけるために
上記問題点を解決することができるが、中央処理装置１
は、Ａ／Ｄ変換終了毎に優先度の高い割り込みが発生す
るために、他の割シ込み処理が影響を受けたり、割シ込
みシーケンスに要する処理時間が問題点がある。

最後に、上記第５図（Ｃ）に示す方法によるＡ／Ｄ変換
装置では、中央処理装置１が自己の都合のよい時に終了
フラグ１６を監視するために、上記２つの問題点を解決
することができるが、割り込みの処理時間がＡ／Ｄ変換
時間より短い場合には、実際的ではないという問題点が
ある。

更に、上記３つのＡ／Ｄ変換装置では、現在Ａ／Ｄ変換
しているチャネルの割シ込みレベルより高い割シ込みレ
ベルのチャネルのＡ／Ｄ変換を行う場合、中央処理装置
１が現在のチャネル番号を記憶装置の他のエリアや、他
のエリアや、他の記憶装置に退避させたり、元のチャネ
ルレジスタ１５に戻さなければならず、したがって、中
央処理装置１の処理が多くなるという問題点がある。

本発明は上記問題点に鑑み、アナログ信号をディジタル
信号に変換するチャネルを中央処理装置が簡単な処理で
切り換えることができるＡ／Ｄ変換装置を提供すること
を目的とする。

問題点を解決するだめの手段 本発明は上記問題点を解決するために、複数のアナログ
信号の各チャネルデータをそれぞれ所定の優先順位に応
じて格納するための第１の記憶手段と、中央処理装置に
よシ指示されるアナログ信号の選択情報が前記優先順位
に応じて格納される第２の記憶手段を設け、第２の記憶
手段に格納されたアナログ信号の選択情報を前記優先順
位に応じて読み出し、第１の記憶手段から当該チャネル
データを出力するようにしたものである。

作用 本発明は上記構成により、中央処理装置は、アナログ信
号の選択情報をその優先順位に応じて第２の記憶手段に
格納するのみで、アナログ信号をディジタル信号に変換
するチャネルを切り換えることができる。

実施例 以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るＡ／Ｄ変換装置の一実施例に用いられ
る変換制御回路を示すブロック図、第２図は、第１図の
変換制御回路を制御する中央処理装置の動作を説明する
ためのタイミングチャートである。

第１図に示す変換制御回路９ｏは、第３図に示す構成と
同様なＡ／Ｄ変換装置に用いられ、前述したように、こ
のＡ／Ｄ変換装置は、中央処理装置１によりコントロー
ルバス２、アドレスバス３、データバス４を介して複数
のアナログ信号の１つが選択されて、選択されたアナロ
グ信号をディジタル信号に変換するように構成されてい
る。

また、信号選択回路（マルチプレクサ）５は、変換制御
回路９０からチャネルバス６を介して送出されるチャネ
ルデータにより、複数のアナログ入力信号から１つの信
号を選択し、Ａ／Ｄ変換回路７は、変換制御回路９ｏか
らのスタート信号をトリガにして信号選択回路５により
選択されたアナログ入力信号をディジタル信号に変換し
、変換終了後ディジタル信号を変換データバス８を介し
てデータレジスタ群１ｏに出方するとともに、エンド信
号を変換制御回路９ｏとデータレジスタ群１０に出力す
る。

データレジスタ群１０は、エンド信号を受けると、変換
制御回路９０からチャネルバス６を介して送出されるチ
ャネルデータによシ指定されるレジスタにディジタル信
号を格納する。

中央処理装置１は、データレジスタ群１０に格納された
ディジタル信号をバス２〜４を介して取シ込んで処理す
る。

第１図に戻り、１１は、少なくともアナログ入力信号の
数に応じた数ｍのレジスタＰＣＲ０〜ＰＣＲ，。

より成る優先チャネルレジスタ群であり、各レジスタＰ
ＣＲｏ−ＰＣＲ，，には予め、レジスタの番号「０」〜
ｒｍ−ＩＪが小さくなるにつれて優先順位の高いチャネ
ル番号が中央処理装置１からコントロールバス２、アド
レスバス３、データバス４を介して書き込まれる。

１２は、それぞれ少なくともアナログ入力信号の数に応
じた数ｍの変換要求レジスタＲｔ）０−Ｒｂｆｌｌ　−
＋ト、オートスキャンレジスタＳｂｏ〜Ｓｂｍ−＋　　
等を有する変換要求回路であシ、変換要求レジスタＲｂ
ｏ〜Ｒｂｍ−＋とオートスキャンレジスタｓｂｏ〜ｓｂ
、−。

はそれぞれ、優先チャネルレジスタ群１１の番号「０」
〜「ｍ−１」に対応する。

一オートスキャンレジスタｓｂ０〜３ｂ、、にはそれぞ
れ、中央処理装置１の割り込みに依らないＡ／ｌ）変換
を行うチャネルのピット「１」が予め中央処理装置１に
よシセットされる。また、変換要求レジスタＲｂｏ　＝
Ｒｂｍ−＋にはそれぞれ、中央処理装置１の割シ込みに
よりＡ／Ｄ変換を行うチャネルのビット「１」がセット
される。

また、変換要求レジスタＲｂｏ　””’ＲｂＩＴｌ−＋
にセットされたビットは、当該チャネルのアナログ信号
のＡ／Ｄ変換終了後にＡ／Ｄ変換回路７がらの終了信号
によりクリアされ、全てのピットがクリアされると、オ
ートスキャンレジスタｓｂ０〜Ｓｌ）ｍ−ＩＫ格納され
たビットがそれぞれ変換要求レジスタＲｂｏ＝ＲｂｌＴ
ｌ−＋にロードされるように構成されている。

１３は、変換要求レジスタＲｂｏ　＝Ｒｂ　ｍ−Ｉ　　
Ｋセットされたピットの最も優先順位の高いびットを選
択する優先判別回路、１４は、優先判別回路１３により
選択されたビット番号に対応するレジスタＰＣＲｏ＝Ｐ
ＣＲｍ−＋　　を選択し、そのチャネル番号をチャネル
バス６を介して信号選択回路５に出力するレジスタ選択
回路である。

次に、第２図を参照して上記構成に係る実施例の動作を
説明する。

第２図は、中央処理装置１がタイマ割り込みにより処理
する優先度が最も高いクラスのチャネルＡＩと、同期割
り込みにより処理する優先度が２番目のクラスのチャネ
ルＢ１〜Ｂ８と、パックグラウンド処理する優先度が最
も低いクラスのチャネルＣ１〜Ｃａの合計１２チヤネル
のアナログ信号をＡ／Ｄ変換する場合の動作を示す。

この場合、各クラスのチャネルは、 Ａ＋　＞　Ｂ　＋　＞　１３＋　＞　Ｂｓ＞Ｃ＋＞Ｃｚ
＞・・・＞Ｃｍ の優先順位が設定され、第２図中）に示すように、中央
処理装置１は予め、これらのチャネル番号をこの順番で
優先チャネルレジスタ群１１の各レジスタＰＣＲｏ−Ｐ
ＣＲｎ（ｍ＝１２）に格納するとともに、オートスキャ
ンレジスタＳ　ｂｏ　＝Ｓ　ｂ＋＋にそれぞれ「１」を
セットする。

第２図（ａ）は、この状態から変換要求レジスタＲｂ　
ｏ　−ｐｉ　ｂ　ｓがクリアされ、変換要求レジスタＲ
ｂ７〜Ｒｈ　＋　＋がセットされた状態を示す。

第２図において、優先判別回路１３は、変換要求レジス
タＲｂｏ−Ｒｂｕにロードされたピットの優先順位を判
別し、変換要求レジスタＲｂｙ〜Ｒｔ）＋＋がセットさ
れているのでチャネルＣ４を選択する信号を出力する。

レジスタ選択回路１４は、この選択信号によシ優先チャ
ネルレジスタ群１１のレジスタＰＣＢ？のチャネルデー
タＣ４を選択し、したがって、信号選択回路５はチャネ
ルデータＣ４のアナログ信号を選択し、Ａ／Ｄ変換回路
７はチャネルデータＣ４のアナログ信号をＡ／Ｄ変換し
、データレジスタ群１０はチャネルデータＣ４に対応す
るレジスタにディジタル信号を格納する。

中央処理装置１は、Ａ／Ｄ変換回路７によりＡ／Ｄ変換
された信号をバックグラウンド処理により処理し、Ａ／
Ｄ変換回路７はチャネルＣ４の変換を終了すると、エン
ド信号を変換要求回路１２に出力し、変換要求レジスタ
Ｒｂｔ　をクリアする。

変換要求レジスタＲｂ？がクリアされると、優先判別回
路１３は、変換要求レジスタＲｂｏ＝Ｒｈ＋＋にロード
されたピットの優先順位を判別し、変換要求レジスタＲ
ｂａ〜Ｒｂ　＋　＋がセットされているのでチャネルＣ
６を選択し、したがって、同様にチャネルＣ５のＡ／Ｄ
変換が行われ、また、チャネルＣ６のＡ／Ｄ変換が行わ
れる。

このチャネルＣ６の変換中に、中央処理装置１に対し同
期側シ込みが発生すると、中央処理装置１は、バス２〜
４を介して変換要求レジスタＲｈ＋−Ｒｂａにそれぞれ
「１」をセットする。

優先判別回路１３は、変換要求レジスタＲｂｏ＝Ｒｈ＋
＋にビットが選択されているのでチャネルＢ１を選択し
、したがって、同様にチャネルＢ。

のＡ／Ｄ変換が行われる。

すなわち、この場合、チャネルＢ、−Ｂ、の変換要求が
発生すると、変換要求レジスタＲｂ＋　−Ｒｂａ。

Ｒｂ９〜Ｒｂ■に「１」がセットされているので、チャ
ネルＣ６の変換を中止し、前記優先順位によりチャネル
Ｂ１の変換を開始する。

このチャネルＢ１の変換中に、中央処理装置１に対しタ
イマ割り込み処理が発生すると、中央処理装置１は、バ
ス２〜４を介して変換要求レジスタＲｂｏに「１」をセ
ットする。

したがって、チャネルＡ１の変換要求が発生すると、チ
ャネルＢ、の変換を中止して前記優先順位によりチャネ
ルＡ１の変換を開始し、したがって、中央処理装置１は
、タイマ割シ込みが発生すると、チャネルＡ１の信号の
処理を行うことができる。

このチャネルＡ、の変換が終了すると、変換要求レジス
タＲｂ０がクリアされ、チャネルＡ１の変換要求により
中止されたチャネルＢｌ　（変換要求レジスタＲｈ＋）
の変換を再度開始し、順次チャネルＢ２　（変換要求レ
ジスタＲｂ２）、Ｂｓ　（変換要求レジスタＲｂｓ　）
の変換を行う。

したがって、中央処理装置１は、同期割り込みによるチ
ャネルＢ１〜ＢＳの処理中に最優先のタイマ割り込みが
発生しても、チャネルＡＩの変換が終了後何らの処理を
行うことなく、チャネルＢ＋＝Ｂｓの処理を再開するこ
とができる。

チャネルＢ８の変換が終了すると、チャネルＢ、〜Ｂ、
の同期割り込み処理によシ中止されたチャネルＣＳ（変
換要求レジスタＲｂ５）の変換を再度開始し、順次チャ
ネルＣ？（変換要求レジスタＲｂ＋ｏ）、Ｃｍ（変換要
求レジスタＲｈ＋＋）のＡ／Ｄ変換を行う。

したがって、中央処理装置１は、パックグラウンド処理
によるチャネルＣ３〜Ｃ８の処理中に、これよシ優先順
位の高い同期割り込みやタイマ割り込みが発生しても、
これらのチャネルＡ１、Ｂ１〜Ｂ８の変換が終了後何ら
の処理を行うことなく、チャネルＣ３〜Ｃ８の処理を再
開することができる。

チャネルＣ８のＡ／Ｄ変換が終了すると、変換要求レジ
スタＲｂｏ−Ｒｂｕが全てクリアされるので、オートス
キャンレジスタＳｂＯ〜Ｓｂ■に設定されたデータが変
換要求レジスタＲｂｏ−Ｒｂｕにロードされ、したがっ
て、チャネルＣ＋（変換要求レジスタＲ，ｂ４）をＡ／
Ｄ変換を開始する。

したがって、上記実施例によれば、第５図１：ａ）に示
すＡ／Ｄ変換装置のように、中央処理装置１が変換制御
回路９の終了フラグ１６を常に監視しないために、中央
処理装置１は他の処理を効率的に実行することができる
。

また、第５回出）に示すＡ／Ｄ変換装置のように、変換
制御回路９が中央処理装置１にＡ／Ｄ変換終了毎に優先
度の高い割り込みをかけないために、中央処理装置１は
、他の処理を効率的に実行することができる。

更に、割り込みによシ優先順位の高いチャネルを選択す
る場合にも、中央処理装置１は現在のチャネル番号を記
憶装置のエリアや、他の記憶装置に退避させる必要がな
くなり、したがって、中央処理装置１は、他の処理を効
率的に実行することができる。

発明の詳細 な説明したように、本発明は、複数のアナログ信号の各
チャネルデータをそれぞれ所定の優先順位に応じて格納
するための第１の記憶手段と、中央処理装置によシ指示
されるアナログ信号の選−択情報が前記優先順位に応じ
て格納される第２の記憶手段を設け、第２の記憶手段に
格納されたアナログ信号の選択情報を前記優先順位に応
じて読み出し、第１の記憶手段から当該チャネルデータ
を出力するようにしたので、中央処理装置は、アナログ
信号の選択情報をその優先順位に応じて第２の記憶手段
に格納するのみで、アナログ信号をディジタル信号に変
換するチャネルを切シ換えることができる。

【図面の簡単な説明】

第１図は、本発明に係るＡ／Ｄ変換装置の一実施例に用
いられる変換制御回路を示すプｄツク図、第２図は、第
１図の変換制御回路を制御する中央処理装置の動作を説
明するためのタイミングチャート、第３図は、本発明に
係るＡ／Ｄ変換装置の一実施例を示す概略ブロック図、
第４図は、従来、のＡ／Ｄ変換装置に用いられる変換制
御回路を示すブロック図、第５図は、第４図の変換制御
回路を制御する中央処理装置の動作を説明するだめのタ
イミングチャートである。 １・・・中央処理装置、５・・・信号選択回路、６・・
・Ａ／Ｄ変換回路、１１　・・・優先チャネルレジスタ
群、１２・・・変換要求回路、５ｂｏ−８ｂ、、ｌ−１
・・・オートスキャンレジスタ、Ｒｂ０〜Ｒｂｍ−１・
・変換要求レジスタ、１３・・・優先判別回路、１４・
・・レジスタ選択回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第４
図 第５図 二４シ釧υ纒 ＼

Claims (2)

【特許請求の範囲】
1. （１）複数のアナログ信号の各チャネルデータをそれぞ
   れ所定の優先順位に応じて格納するための第１の記憶手
   段と、中央処理装置により指示されるアナログ信号の選
   択情報が前記優先順位に応じて格納される第２の記憶手
   段と、前記第２の記憶手段に格納されたアナログ信号の
   選択情報を前記優優先順位に応じて読み出し、前記第１
   の記憶手段から当該チャネルデータを出力する回路と、
   前記チャネルデータにより複数のアナログ信号の１つを
   選択する手段と、前記選択されたアナログ信号をディジ
   タル信号に変換するＡ／Ｄ変換手段とを有するＡ／Ｄ変
   換装置。
2. （２）アナログ信号の選択情報が前記優先順位に応じて
   予め格納される第３の記憶手段を有し、前記Ａ／Ｄ変換
   手段は、前記選択されたアナログ信号をディジタル信号
   に変換した後、前記第２の記憶手段に格納された当該選
   択情報をクリアし、第２の記憶手段に格納された選択情
   報が全てクリアされた後、前記第３の記憶手段の選択情
   報を前記第２の記憶手段にロードすることを特徴とする
   特許請求の範囲第１項記載のＡ／Ｄ変換装置。