JP2526644B2

JP2526644B2 - デ―タ処理装置

Info

Publication number: JP2526644B2
Application number: JP63301328A
Authority: JP
Inventors: 聡美石本; 修松嶋; 肇佐久間
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-11-27
Filing date: 1988-11-28
Publication date: 1996-08-21
Anticipated expiration: 2011-08-21
Also published as: JPH01230118A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータ処理装置に関し、特にA/D（アナログ
−ディジタル）変換器を備えたマイクロコンピュータに
関する。

〔従来の技術〕

A/D変換器を備えたマイクロコンピュータはアナログ
信号に対するデータ処理を行うことができ、広く実用化
されている。アナログ信号に対する処理要求が生じる
と、マイクロコンピュータ内のCPU（中央処理装置）
は、A/D変換器に変換指定を与え、変換されたディジタ
ルデータを受けとって所望の処理を行なう。

ここで問題となるのが、A/D変換器に変換指令を与え
た後のCPUの処理である。A/D変換器がデータ変換に要す
る時間はCPUの１命令実行時間に比して非常に長い。し
たがって、変換されたデータが得られるまでCPUの処理
を中断する第１の制御方式はCPUの実行効率を極めて低
下させることになる。そこで、変換指令の出力後にCPU
に他の処理を続行させ、一方、A/D変換器に変換終了後
にCPUに対して割込み要求を発生させるようにする第２
の制御方式がとられている。割込み要求が発生される
と、CPUはメインルーチンでの処理を中断し、実行すべ
き命令をプログラムメモリから読み出すためのプログラ
ムカウンタおよびCPUの実行状態を示すステータスレジ
スタの内容等をデータメモリのスタック領域に退避さ
せ、割込み処理ルーチンを起動する。同ルーチンでの処
理に従って、CPUは変換されたデータをA/D変換器から読
み出し、データメモリ内の所定の転送領域に転送する。
この処理が完了すると、退避させておいた内容をスタッ
ク領域からプログラムカウンタおよびステータスレジス
タに復帰させ、中断されたメインルーチンの処理を再開
する。かくして、この第２の制御方式は第１の制御方式
よりもCPUの実行効果を高めることができる。しかしな
がら、第２の制御方式では、割り込み要求にもとづく割
り込み処理ルーチンの起動のために、プログラムカウン
タおよびステータスレジスタの内容をスタック領域へ退
避させ、割り込みルーチンでの処理実行後に退避させた
内容を復帰させるというオーバーヘッドが要求される。
このため、この制御方式によるCPUの実行結果、処理能
力の向上は制限されることになる。

そこで、A/D変換終了にもとづいて処理、すなわちA/D
変換器からデータメモリへのデータ転送処理をユーザに
よるプログラム処理を介入することなく実行する方式
が、特開昭60−183626号公報（特願昭59−40007号）に
開示されている。すなわち、A/D変換器から変換終了信
号が発生されると、同信号に応答してCPUは実行中のプ
ログラム処理を中断し、プログラムカウンタおよびステ
ータスレジスタの内容をスタック領域に退避させないで
そのままにした状態において、A/D変換器からデータメ
モリに変換されたデータを転送するのである。この処理
はマクロサービス処理とも呼ばれている。このようなマ
クロサービス処理によれば、前述したオーバーヘッドは
一切必要とされず、CPUの実行効率，処理能力は飛躍的
に向上する。

〔発明が解決しようとする課題〕

しかしながら、上記公報に開示されたマクロサービス
処理は単一チャンネルのアナログ入力に対する処理でし
かない。構築すべきシステムによっては複数チャンネル
のアナログ信号を処理する必要があり、しかも同時に変
換要求されるアナログ入力が１つの場合もあれば複数の
場合もある。複数の変換データを用いないと一連の処理
ができない場合もある。上記公報に開示のマイクロコン
ピュータは複数のアナログ入力に対して何ら関知してい
ない。

したがって本発明の目的は、複数チャンネルのアナロ
グ入力に対するマクロサービス処理を実現したマイクロ
コンピュータを提供することにある。

本発明の他の目的は、複数チャンネルのアナログ信号
のディジタル変換データをユーザーによるプログラム処
理を介入することなくデータメモリの所定の転送領域に
順次転送し得るデータ処理装置を提供することにある。

〔課題を解決するための手段〕

中央処理装置と、複数のアナログ入力の中から選択し
たアナログ入力をディジタル変換し、変換終了に伴い変
換終了信号を発生するA/D変換器と、変換すべきアナロ
グ入力を指定する指定データを格納する格納手段と、前
記変換終了信号に応答して前記中央処理装置にマクロサ
ービス処理要求を発生する手段とを備え、前記中央処理
装置は前記マクロサービス処理要求に応答してプログラ
ムの実行を中断し当該中断した状態を退避することなく
保持したままマクロサービス処理を実行する実行手段を
有し、該実行手段は、前記A/D変換器によって変換され
たディジタルデータを所定の領域に転送する手段と、前
記格納手段に格納されている指定データを判定して次に
変換すべきアナログ入力を選択するための選択データを
前記A/D変換器に設定する手段とを含み、前記A/D変換器
は設定された選択データに応じて一つのアナログ入力を
選択してA/D変換動作を実行することを特徴とする。

かくして、複数のアナログ入力に対するA/D変換を一
度に予約することが可能となり、かつ各アナログ入力の
A/D変換および変換データの転送はプログラムの介入な
しにマクロサービス処理によって逐次的に実行すること
ができる。

〔実施例〕

以下、図面を参照しながら本発明をより詳細に説明す
る。

第１図は本発明の一実施例を示すブロック図である。
CPU100が実行するプログラムはプログラムメモリ200に
ストアされている。プログラムはメイン処理ルーチンと
１つ以上の割り込み処理ルーチンを有しており、本マイ
クロコンピュータのユーザによって作成される。CPU100
は、実行すべきプログラムのアドレスを示すプログラム
カウンタ（PC）101,プログラムメモリ200から読み出さ
れた命令がストアされる命令レジスタ（IR）105,IR105
の内容を解読して各種制御信号を発生する命令デコーダ
（ID）106,ID106からの信号によってCPU100およびシス
テム全体の動作を制御する実行制御部107,算術論理演算
を実行する算術論理演算ユニット（ALU）103,CPU100の
実行状態を示す情報を格納しているステータスレジスタ
（PSW）104、および汎用レジスタセット102を有してお
り、アドレス／データバス600を介して相互接続されて
いる。実行制御部107はマイクロROM1071と同ROMのアド
レスを指すアドレスポインタ1072を有する。マイクロRO
M1071には後述するマクロサービス処理のためのマイク
ロプログラムが格納されている。アドレス／データバス
600には、データメモリ300,A/D変換器400およびA/D変換
データ処理制御部500も接続されている。

A/D変換器400は起動フラグ401を有し、同フラグ401が
変換指令によってセットされるとA/D変換動作が起動さ
れる。８チャンネルのアナログ入力400−１乃至400−８
のうち一つが選択データレジスタASR403にストアされて
いる選択データに応じて選択され、当該選択されたアナ
ログ信号の変換データは変換結果レジスタ（CRR）402に
格納される。変換動作が終了すると終了信号400−９がA
/D変換データ処理制御部500に供給される。ASR403のデ
ータに対して表１のようにアナログ入力が選択される。

A/D変換器400としては各種方式があるが、一例として
逐次比較方式のものを第２図に示す。本方式のA/D変換
器400は、セレクタ404,サンプルホールド回路405,比較
器406,比較電圧発生回路407,逐次比較レジスタ408,およ
びコントローラ410をさらに有する。コントローラ410は
起動フラグ401がセットされると、A/D変換動作を開始さ
せる。変換されたデータがCRR402にストアされると、コ
ントローラ410は変換終了信号400−９を発生して以後の
交換要求に備える。

第１図に戻って、変換終了信号400−９はA/D変換デー
タ処理制御部500の処理要求部501に供給される。処理要
求部501は、変換されたディジタルデータに対する処理
をマクロサービス処理とするか割り込み処理とするかを
指定するモードフラグ502と、後述するデータメモリ300
のチャンネルポインタ（CPTR）302のアドレスを格納す
るチャンネルポインタアドレスレジスタ（ACPTR）503を
有し、交換終了信号400−９に応答して処理要求信号500
−１と処理形態指定信号500−２を要求受付部504に供給
する。マクロサービス処理を指定する場合は、モードフ
ラグ502はセットされ、処理形態指定信号500−２はハイ
レベルとなる。一方、割込み処理を指定する場合はモー
ドフラグ502はリセットされ、処理形態指定信号500−２
はロウレベルをとる。モードフラグ502はアクセス可能
とされており、したがってマクロサービス処理を指定す
るか割込み処理を指定するかをユーザは選択できる。要
求受付部504は、処理要求信号500−１を受けると、処理
形態指定信号500−２のレベルを判定する。信号500−２
がハイレベルのときは、レジスタ505に格納されたマク
ロサービス処理コードを処理要求バス507を介して命令
レジスタ105にセットし、ロウレベルのときはレジスタ5
06に格納されている割込み処理コードをIR105にセット
する。割込み処理コードは割込み処理ルーチンのための
ベクタアドレスを有している。レジスタ503,505および5
06に対するユーザのアクセスは禁止されている。

データメモリ300は、割込み処理の要求にもとづいてP
C101,PSW104および汎用レジスタセット102の内容を退避
させるためのスタック領域301,8チャンネルのアナログ
入力の変転データがそれぞれ転送される転送領域（DST1
乃至DST8）304乃至311を有する。さらに、ディジタル変
換すべきアナログ入力を指定するための変換チャンネル
レジスタ（ACR）303および同レジスタ303のアドレスを
格納するチャンネルポインタ302を有する。ACR303は８
ビット構成とされ、各ビットは８チャンネルのアナログ
入力400−１乃至400−８にそれぞれ対応している。した
がって、例えば第1,第５および第７チャンネルのアナロ
グ入力400−1,400−５および400−７に対しディジタル
変換が必要なときは、データ“10001010"（一番左側の
ビットがLSB）がACR303にセットされる。本実施例で
は、ACR303と転送領域304乃至311とを連続したアドレス
に割り当てるように指定している。勿論、この連続した
アドレスの先頭アドレス、すなわちACR303のアドレスは
ユーザが設定できる。CRTR302のアドレスは指定されて
いる。

次に、本マイクロコンピュータの動作を説明する。CP
U100はPC101の内容を使ってプログラムメモリ200から命
令を逐次読み出し実行処理する。ACR303へのデータスト
ア命令およびCPTR302へのデータストア命令をCPU100が
実行することにより、A/D変換したいアナログ入力に対
応するビットに“1"が立ったデータがACR303にストアさ
れ、ACR303のアドレスデータがCPTR302へストアされ
る。起動フラグ401をセットする命令（すなわち、A/D変
換命令）がプログラムメモリ200から読み出され、同命
令をCPU100が実行すると、ACR303のストアデータに応じ
てA/D変換すべきアナログ入力を選択する選択データがA
SR403にストアされる。本実施例では、ACR303のストア
データの“1"が立っているビットのうち、最下位に近い
ビットに対応するアナログ入力ほど高い優先順位を有し
ている。例えばACR303がデータ“10001010"をストアし
ているとすると、第１チャンネルのアナログ入力400−
１を選択するためのデータ“000"がA/D変換命令の実行
によってASR403にセットされる。さらにマクロサービス
処理を指定するときは、モードフラグ502はプログラム
メモリ200からの命令の実行によってセットされる。一
方、割込み処理の場合はフラグ502はセッされない。か
くして、A/D変換器400は第１チャンネルのアナログ入力
400−１を選択しA/D変換を実行する。A/D変換中PC101に
よるプログラムメモリ200へのアクセスは許可されてお
り、次の命令が読み出される。すなわち、A/D変換器400
の変換動作と並行してCPU100は他の処理を実行する。

第１チャンネルのアナログ入力400−１に対するA/D変
換が終了すると、A/D変換器400は変換終了信号400−９
を発生する。変換されたディジタルデータはCRR402にス
トアされている。処理要求部501は、変換終了信号400−
９に応答して処理要求信号500−１を発生し、同時に、
モードフラグ502がセットされていれば、処理形態指定
信号500−２をハイレベルにする。これによって、要求
受付け部504は、レジスタ505内のマクロサービス処理コ
ードをバス507を介してIR105に設定する。マクロサービ
ス処理コードがID106でデコードされて実行制御部107に
供給される結果、同制御部107はホールド信号107−１を
発生してPC101の更新、PSW104および汎用レジスタ102の
内容の変化を禁止し、PC101,PSW104および汎用レジスタ
102の現在の内容をそのままの状態に保持させる。さら
に、マイクロROM1071に格納されているところのマクロ
サービス処理のためのマイクロプログラムの先頭アドレ
スがアドレスポインタ1072に設定され、マクロサービス
処理が起動される。かくして、CPU100は、PC101、PSW10
4および汎用レジスタセット102の内容をそのままにした
状態でプログラムの実行を中断し、マクロサービス処理
を実行する。

第３図にマクロサービス処理のフローチャートを示
す。まず、実行制御部107は、処理要求部501内のACPTR5
03がCPTR302のアドレス情報を有するので、ACPTR503の
内容によりCPTR302をアクセスする（ステップ30）。CPT
R302の内容はACR303のアドレスであり、かつ変換データ
の転送領域304乃至311はACR303のアドレスの次のアドレ
スから連続的に設定されている。すなわち、CRR402にス
トアされている変換データを転送すべき領域のアドレス
は、ACR303のアドレスに（ASR403の内容＋１）を加算し
たアドレスである。したがって、実行制御部107はALU10
3を使って、CPTR302の内容に（ASR403の内容＋１）を加
算する（ステップ31）。ASR403の内容は“000"であるの
で、加算結果は転送領域304のアドレスとなる。転送領
域304がかくしてアクセスされ、CRR402にストアされて
いた第１チャンネルのアナログ入力400−１の変換デー
タが領域304に転送される（ステップ32）。変換データ
の転送が終了してから、実行制御部107は、ACPTR503の
内容によりCPTR302を再度アクセスし（ステップ33）、C
PTR302の内容によりACR303をアクセスし（ステップ3
4）、そしてASR403の内容に対応するACR303のビットを
リセットする（ステップ35）。かくしてACR303の内容は
“00001010"となる。実行制御部107はALU103を用いてAC
R303の内容を最下位ビット（LSB）からスキャンし（ス
テップ36）、他に“1"が立っているビットがあるかどう
かを検出する（ステップ37）。５番目のビットに“1"が
立っているので、その位置情報“100"を選択データとし
てASR403にセットし（ステップ38）、新たなアナログ入
力選択データがASR403にセットされることによってA/D
変換器400は初期化され、第５チャンネルのアナログ入
力400−５を選択しA/D変換を実行する。一方、プログラ
ムメモリ200へのアクセス許可指令が発生されるので
（ステップ40）、ホールド信号107−１は解除され、CPU
100は保持されていたPC101のアドレスを用いてプログラ
ムメモリ200から命令を読み出し実行する。かくして、A
/D変換終了信号400−９にもとづくマクロサービス処理
の実行が終了し、CPU100は中断されていたプログラム処
理を再開する。

第５チャンネルのアナログ入力400−５に対するA/D変
換処理が終了すると、信号400−９が発生される。これ
によって、CPU100はPC101,PSW104および汎用レジスタセ
ット102のその時の内容をそのまま保持したままプログ
ラム処理を中断し、マクロサービス処理を実行する。ア
ナログ入力400−５の変換データはかくして転送領域308
に転送され、第７チャンネルのアナログ入力400−７のA
/D変換処理が実行される。そして、CPU100は中断された
プログラム処理を再開する。第３図のステップ37におい
て、ACR303のデータスキャンの結果、“1"の情報が得ら
れないときは、実行制御部107は起動フラグ401をリセッ
トし（ステップ39）、プログラムメモリ200へのアクセ
ス許可指令が発生される（ステップ40）。CPU100は中断
されていたプログラム処理を再開する。

このように、モードフラグ502をセットしてA/D変換命
令を実行するだけで、変換されたデータのデータメモリ
300の所定の転送領域DTSへの転送および変換予約された
他のチャンネルのアナログ入力に対するA/D変換起動が
マクロサービス処理によって自動的に実行される。ユー
ザはかかる処理のための割込み処理ルーチンを全て必要
とせず、割込み処理ルーチンの起動および終了にもとづ
くオーバーヘッドは生じ得ない。

ACR303の内容をチェックすることで、どのアナログ入
力に対するA/D変換が終了しているのか、および変換要
求を出したすべてのアナログ入力のA/D変換が終了して
いるかを判別できる。さらに、A/D変換実行と並行してC
PU100はプログラムメモリ200内のプログラムを実行して
いるので、変換すべきアナログ入力の修正，変更および
追加を自由に行ない得る。以上の処理はメイン処理ルー
チンの中ですべて実行でき、何らの割込み処理ルーチン
必要としない。

一方、モードフラグ502がリセット状態においてA/D変
換終了信号400−９が発生されると、処理要求部501はロ
ウレベルの処理形態指定信号500−２をもって処理要求
信号500−１を発生する。したがって、要求受付け部504
は割込み処理コード506をIR105にセットする。ID106に
よる同コードのデコード出力に応答して、実行制御部10
7はPC101,PSW104および汎用レジスタセット102の内容を
データメモリ300のスタック領域301に退避させる。さら
に、実行制御部107は割込み処理コード506に含まれる割
込み処理ルーチンのベクタアドレスをPC101にセットす
る。かくして、割込みにルーチンが起動され、CPU100は
同ルーチンでの処理を実行する。割込みルーチンの処理
が終了すると、スタック処理301に退避しておいたデー
タをPC101,PSW104および汎用レジスタセット102にそれ
ぞれ復帰させ、中断させたメイルルーチン処理を再開す
る。このように、割込み処理ルーチンでA/D変換データ
に対する処理を実行するためには割込み処理ルーチンを
ユーザが作成してプログラムメモリ200にストアする必
要があり、かつ前述したオーバーヘッドが要求させる。

第４図に本発明の他の実施例を示す。第１図と同一機
能部は同じ番号を符してその説明を省略する。本実施例
では、ACR303の次のアドレスにメモリポインタ（MPTR）
320を設け、このMPTR320に第１のデータ転送領域（DST
1）304のアドレスを設定している。したがって、ACR303
のアドレスとDST304乃至311のアドレスとを独自に設定
できる。マクロサービス処理は第３図と基本的に同一で
あるが、MPTR320の存在のためにステップ31の代わりに
第５図に示すようにステップ31−1,31−２および31−３
が実行される。すなわち、ALU103を用いてCPTR302の内
容が１だけインクリメントされる（ステップ31−１）。
インクリメント結果はMPTR302のアドレスであるので、M
PTR302をアクセスし（ステップ31−２）、ALU103を用い
てMPTR302の内容にASR403の内容を加算する（ステップ3
1−３）。その加算結果は、変換データを転送すべき領
域のアドレスであるから、第３図に示すステップ32が実
行される。さらに、数バイト分のMPTR320を設けること
により、転送領域304乃至311をデータメモリ300内の任
意のアドレスに割当てることができる。

第６図に、A/D変換データ処理制御部500の一構成例を
示す。なお、図面を複雑化を避けるためにACPTR503は省
略している。A/D変換終了信号400−９が発生されると、
フリップフロップ（F/F）510はセットされ、そのＱ出力
は処理要求制御信号500−10として実行制御部107へ供給
される。実行制御部107は実行中の命令が終了すると、
要求受付け信号107−２を発生し、その結果、F/F513がA
NDゲート511を介してセットされる。F/F513のセット出
力が変換処理要求信号500−１として用いられる。この
信号は立止り検出回路512によって検出されF/F510をリ
セット状態として、次の変換終了信号400−９の発生を
待機する。一方、信号500−１によってトライステート
バッファ514が活性化され、モードフラグ502の内容が読
み出される。信号500−１はさらにANDゲート515および5
18に供給される。モードフラグ502の内容はANDゲート51
5に供給され、インバータ517によるその反転情報がAND
ゲート518に供給される。したがって、モードフラグ502
が“1"をストアしているときはANDゲート515が開き、一
方“0"をストアしているときはANDゲート518が開く。か
くして、実行制御部107からの処理コード要求信号107−
３により、トランスファゲート516,519の一方が開き、
マクロサービス処理コード又は割込み処理コードがバス
507に出力される。マクロサービス処理又は割込み処理
が終了すると、実行制御部107から終了信号107−２が発
生され、F/F513はリセット状態となる。この結果、バッ
ファ514,トランスファゲート516,519は閉じる。

なお、上記実施例において、A/D変換器400はA/D変換
を終了すると起動フラグ401をリセットし、第３図のス
テップ38の後に起動フラグ401をセットする処理を挿入
した構成としてもよい。

〔発明の効果〕

以上述べてきたように、本発明ではA/D変換終了に伴
う変換完了信号が発生した時に、通常のソフトウェア割
り込み処理とマクロサービス処理との二種類の対応手段
を有し、マクロサービス処理を行うときには、従来の割
り込み処理に内在していたPC,PSW,汎用レジスタセット
の退避処理、割り込みプログラムへの分岐処理、レジス
タなどの復帰処理などを皆無とし、割り込み処理の必要
性がなくなるので、CPUの処理能力の低下を極力抑える
ことが可能となり、しかも複数のアナログ入力に対する
マクロサービス処理が実行できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示したA/D変換器のブロック図、第３図はマク
ロサービス処理を示すフローチャート、第４図は本発明
の他の実施例を示すブロック図、第５図は第４図実施例
におけるマクロサービス処理のフローチャート、第６図
は第１図，第４図で示したデータ処理制御部500の一構
成例を示す回路図である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭62−173525（ＪＰ，Ａ) 特開昭54−64950（ＪＰ，Ａ) 特開昭60−183626（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】中央処理装置と、複数のアナログ入力の中
から選択したアナログ入力をディジタル変換し、変換終
了に伴い変換終了信号を発生するA/D変換器と、変換す
べきアナログ入力を指定する指定データを格納する格納
手段と、前記変換終了信号に応答して前記中央処理装置
にマクロサービス処理要求を発生する手段とを備え、前
記中央処理装置は前記マクロサービス処理要求に応答し
てプログラムの実行を中断し当該中断した状態を退避す
ることなく保持したままマクロサービス処理を実行する
実行手段を有し、該実行手段は、前記A/D変換器によっ
て変換されたディジタルデータを所定の領域に転送する
手段と、前記格納手段に格納されている指定データを判
定して次に変換すべきアナログ入力を選択するための選
択データを前記A/D変換器に設定する手段とを含み、前
記A/D変換器は設定された選択データに応じて一つのア
ナログ入力を選択してA/D変換動作を実行することを特
徴とするデータ処理装置。