JPH04271521A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
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- JPH04271521A JPH04271521A JP3031269A JP3126991A JPH04271521A JP H04271521 A JPH04271521 A JP H04271521A JP 3031269 A JP3031269 A JP 3031269A JP 3126991 A JP3126991 A JP 3126991A JP H04271521 A JPH04271521 A JP H04271521A
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- 230000004044 response Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 description 26
- 230000008569 process Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 10
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- 230000008901 benefit Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
- H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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-
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
- H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ・デジタル変
換（以下、Ａ／Ｄ変換という）器のハードウェア構成に
関し、特にそのハードウェアによって実現する動作シー
ケンスに関する。
換（以下、Ａ／Ｄ変換という）器のハードウェア構成に
関し、特にそのハードウェアによって実現する動作シー
ケンスに関する。
【０００２】
【従来の技術】従来のＡ／Ｄ変換器は一般に図１２に示
す構成となっている。この動作シーケンスを簡単に述べ
る。この図の代表的動作シーケンスとして、以下２つが
挙げられる。
す構成となっている。この動作シーケンスを簡単に述べ
る。この図の代表的動作シーケンスとして、以下２つが
挙げられる。
【０００３】まず第１に、Ｌ本のアナログ入力端子群１
２−１のうち、Ａ／Ｄ変換を必要とする端子を端子選択
部１２−２によって指定し、その指定するアナログ入力
端子に与えられている電圧を切換部１２−３を通してＡ
／Ｄ変換部１２−４へ供給する。次にＡ／Ｄ変換要求ト
リガーを発生させる。このＡ／Ｄ変換要求トリガーとは
ソフトウェアによるＡ／Ｄ変換開始要求によって発生さ
せたり、ハードウェア上、何らかの条件が成立した時に
自動的に発生させたりする信号である。Ａ／Ｄ変換要求
トリガー制御部１２−５に供給されると、制御部１２−
５のシーケンス制御によってＡ／Ｄ変換が開始され、変
換が完了すると変換結果格納レジスタ１２−６に変換結
果を格納する。最後に変換結果格納レジスタ１２−６の
内容をソフトウェアによって取り出して一連の作業を完
了する。
２−１のうち、Ａ／Ｄ変換を必要とする端子を端子選択
部１２−２によって指定し、その指定するアナログ入力
端子に与えられている電圧を切換部１２−３を通してＡ
／Ｄ変換部１２−４へ供給する。次にＡ／Ｄ変換要求ト
リガーを発生させる。このＡ／Ｄ変換要求トリガーとは
ソフトウェアによるＡ／Ｄ変換開始要求によって発生さ
せたり、ハードウェア上、何らかの条件が成立した時に
自動的に発生させたりする信号である。Ａ／Ｄ変換要求
トリガー制御部１２−５に供給されると、制御部１２−
５のシーケンス制御によってＡ／Ｄ変換が開始され、変
換が完了すると変換結果格納レジスタ１２−６に変換結
果を格納する。最後に変換結果格納レジスタ１２−６の
内容をソフトウェアによって取り出して一連の作業を完
了する。
【０００４】今、端子選択部１２−２が指定している端
子のＡ／Ｄ変換を繰り返して実行している最中に、一時
的に端子選択部１２−２が指定している端子以外の端子
を指定してＡ／Ｄ変換を実行する場合を考える。しかも
、Ａ／Ｄ変換値を緊急に得たいという場合とする。
子のＡ／Ｄ変換を繰り返して実行している最中に、一時
的に端子選択部１２−２が指定している端子以外の端子
を指定してＡ／Ｄ変換を実行する場合を考える。しかも
、Ａ／Ｄ変換値を緊急に得たいという場合とする。
【０００５】図１３はこのソフトウェアによる一連の作
業をフロー図したものである。図において、（Ａ）のフ
ローは端子選択部１２−２が指定している端子のＡ／Ｄ
変換処理のフローである。（Ｂ）のフローは（Ａ）のフ
ローの実行中に呼び出されて実行する、端子選択部１２
−２が指定している端子以外の端子のＡ／Ｄ変換処理の
フローである。
業をフロー図したものである。図において、（Ａ）のフ
ローは端子選択部１２−２が指定している端子のＡ／Ｄ
変換処理のフローである。（Ｂ）のフローは（Ａ）のフ
ローの実行中に呼び出されて実行する、端子選択部１２
−２が指定している端子以外の端子のＡ／Ｄ変換処理の
フローである。
【０００６】（Ａ）のフローの処理Ｍ２からＭ４を含む
処理が繰り返して実行されている時に、（Ｂ）のフロー
を実行して、その後再び（Ａ）のフローの実行が戻ると
いう事態を考えると、（Ａ）のフローから呼び出された
（Ｂ）のフローの実行によって、（Ａ）のフローにおけ
る設定を破壊してはならない。従って、（Ｂ）のフロー
においては処理Ｓ２と処理Ｓ７によって、（Ａ）のフロ
ーにおけるＡ／Ｄ変換条件の退避と復帰を行わなければ
ならない。更に、（Ａ）のフローよりも（Ｂ）のフロー
の実行の緊急度が高いのであるから、（Ａ）のフローで
実行しているＡ／Ｄ変換を中断して（Ｂ）のフローの処
理をすぐ開始すべきであり、その処置として処理Ｓ１で
（Ａ）のフローにおけるＡ／Ｄ変換処理の中断を行う。 その後、処理Ｓ３で緊急にＡ／Ｄ変換を行いたい端子の
設定等をして、いよいよ処理Ｓ４でＡ／Ｄ変換開始要求
をする。Ａ／Ｄ変換を完了すると、処理Ｓ６で変換結果
格納レジスタ１２−６の格納値を取り出して、次に先に
説明した処理Ｓ７の復帰の手続きをとって（Ａ）のフロ
ーへ戻る。尚、（Ｂ）のフローで得たＡ／Ｄ変換結果の
加工等の処理は説明を省く。
処理が繰り返して実行されている時に、（Ｂ）のフロー
を実行して、その後再び（Ａ）のフローの実行が戻ると
いう事態を考えると、（Ａ）のフローから呼び出された
（Ｂ）のフローの実行によって、（Ａ）のフローにおけ
る設定を破壊してはならない。従って、（Ｂ）のフロー
においては処理Ｓ２と処理Ｓ７によって、（Ａ）のフロ
ーにおけるＡ／Ｄ変換条件の退避と復帰を行わなければ
ならない。更に、（Ａ）のフローよりも（Ｂ）のフロー
の実行の緊急度が高いのであるから、（Ａ）のフローで
実行しているＡ／Ｄ変換を中断して（Ｂ）のフローの処
理をすぐ開始すべきであり、その処置として処理Ｓ１で
（Ａ）のフローにおけるＡ／Ｄ変換処理の中断を行う。 その後、処理Ｓ３で緊急にＡ／Ｄ変換を行いたい端子の
設定等をして、いよいよ処理Ｓ４でＡ／Ｄ変換開始要求
をする。Ａ／Ｄ変換を完了すると、処理Ｓ６で変換結果
格納レジスタ１２−６の格納値を取り出して、次に先に
説明した処理Ｓ７の復帰の手続きをとって（Ａ）のフロ
ーへ戻る。尚、（Ｂ）のフローで得たＡ／Ｄ変換結果の
加工等の処理は説明を省く。
【０００７】第２に、端子選択部１２−２にアナログ入
力端子全てを設定する場合である。これは、一度Ａ／Ｄ
変換開始要求をすると、アナログ入力端子の全てを順に
Ａ／Ｄ変換していくので、いちいち設定を変更しなくて
も、変換の順番を持ちさえすれば必ずＡ／Ｄ変換したい
端子を含んでＡ／Ｄ変換が行われるというものである。
力端子全てを設定する場合である。これは、一度Ａ／Ｄ
変換開始要求をすると、アナログ入力端子の全てを順に
Ａ／Ｄ変換していくので、いちいち設定を変更しなくて
も、変換の順番を持ちさえすれば必ずＡ／Ｄ変換したい
端子を含んでＡ／Ｄ変換が行われるというものである。
【０００８】
【発明が解決しようとする課題】この従来のＡ／Ｄ変換
器には、以下の問題が発生する。
器には、以下の問題が発生する。
【０００９】従来の技術として挙げた、１組のＡ／Ｄ変
換器を使用して異なる端子のＡ／Ｄ変換を行う２つの手
段において、前者の場合はソフトウェア上、多くの処理
をしなければならく、処理速度が上がらないのは明白で
あり、緊急な処理というのは行う事ができない。また、
ソフトウェアによる判断、処理である為、繰り返し実行
をした場合、Ａ／Ｄ変換値が必要になってから、実際に
変換値が得られるまでの時間にばらつきが生じる。更に
、多くの処理を必要とする分、プログラムを組む上での
ミスも起こしやすくなる欠点もある。
換器を使用して異なる端子のＡ／Ｄ変換を行う２つの手
段において、前者の場合はソフトウェア上、多くの処理
をしなければならく、処理速度が上がらないのは明白で
あり、緊急な処理というのは行う事ができない。また、
ソフトウェアによる判断、処理である為、繰り返し実行
をした場合、Ａ／Ｄ変換値が必要になってから、実際に
変換値が得られるまでの時間にばらつきが生じる。更に
、多くの処理を必要とする分、プログラムを組む上での
ミスも起こしやすくなる欠点もある。
【００１０】後者の場合、ソフトウェア上の手続きは少
ないが、Ａ／Ｄ変換するアナログ入力端子が多い場合、
ある端子に注目した時のＡ／Ｄ変換処理の実行周期が長
くなり、Ａ／Ｄ変換値が必要になってから、実際に変換
値が得られるまでの時間が非常に長くなる。また、Ａ／
Ｄ変換値が得られるまでの時間のばらつきも大きい。
ないが、Ａ／Ｄ変換するアナログ入力端子が多い場合、
ある端子に注目した時のＡ／Ｄ変換処理の実行周期が長
くなり、Ａ／Ｄ変換値が必要になってから、実際に変換
値が得られるまでの時間が非常に長くなる。また、Ａ／
Ｄ変換値が得られるまでの時間のばらつきも大きい。
【００１１】以上の問題点を従来の技術を使って解決す
る手段として以下の手段が考えらるる。それは、Ａ／Ｄ
変換器を２組用意し、一方は通常に使用し、もう一方は
緊急時だけ使用して通常は待機状態にしておくという使
い方をする事により、Ａ／Ｄ変換開始要求から短い時間
で待機状態となっている側のＡ／Ｄ変換器がその要求に
応じる構成とするというものである。
る手段として以下の手段が考えらるる。それは、Ａ／Ｄ
変換器を２組用意し、一方は通常に使用し、もう一方は
緊急時だけ使用して通常は待機状態にしておくという使
い方をする事により、Ａ／Ｄ変換開始要求から短い時間
で待機状態となっている側のＡ／Ｄ変換器がその要求に
応じる構成とするというものである。
【００１２】これは、優先度を高くしてＡ／Ｄ変換値を
得たい端子と、そうでなくてもよい端子を分けて処理さ
せる事により、応答性、Ａ／Ｄ変換値確定までの時間ば
らつきを改善しようとするものであり、ユーザー側から
みると非常に利用しやすい仕組みではあるが、Ａ／Ｄ変
換器というのは１回路であっても規模が比較的大きい為
、２回路のＡ／Ｄ変換器を用意するという事はコストの
面で非常に不利になってしまう欠点があり、現実的で手
段ではない。
得たい端子と、そうでなくてもよい端子を分けて処理さ
せる事により、応答性、Ａ／Ｄ変換値確定までの時間ば
らつきを改善しようとするものであり、ユーザー側から
みると非常に利用しやすい仕組みではあるが、Ａ／Ｄ変
換器というのは１回路であっても規模が比較的大きい為
、２回路のＡ／Ｄ変換器を用意するという事はコストの
面で非常に不利になってしまう欠点があり、現実的で手
段ではない。
【００１３】
【課題を解決するための手段】本発明のＡ／Ｄ変換器は
、単一のＡ／Ｄデジタル変換部と、Ｌ本のアナログ入力
端子と、このＬ本の入力端子のいずれか１つ、または複
数を独立にそれぞれ指定するＭ個の端子選択部と、Ｍ個
の端子選択部の指定に基づいて端子の切り換えを行う切
換部とＭ個の端子選択部のそれぞれによって指定された
アナログ入力端子に与えられるアナログ電圧のＡ／Ｄ変
換結果を格納するＭ個の変換結果格納レジスタと、Ｍ本
のＡ／Ｄ変換要求トリガー入力と、Ａ／Ｄ変換シーケン
スを制御する制御部とを有する。
、単一のＡ／Ｄデジタル変換部と、Ｌ本のアナログ入力
端子と、このＬ本の入力端子のいずれか１つ、または複
数を独立にそれぞれ指定するＭ個の端子選択部と、Ｍ個
の端子選択部の指定に基づいて端子の切り換えを行う切
換部とＭ個の端子選択部のそれぞれによって指定された
アナログ入力端子に与えられるアナログ電圧のＡ／Ｄ変
換結果を格納するＭ個の変換結果格納レジスタと、Ｍ本
のＡ／Ｄ変換要求トリガー入力と、Ａ／Ｄ変換シーケン
スを制御する制御部とを有する。
【００１４】そして、制御部は以下に挙げるシーケンス
で動作する構成とする。
で動作する構成とする。
【００１５】まず第１に、第Ｎ（１＜＝Ｎ＜＝Ｍ）のＡ
／Ｄ変換要求トリガーによって、第Ｎの端子選択部が指
定するアナログ入力端子に与えられるアナログ電圧のＡ
／Ｄ変換を開始する。第２に、第Ｈ（１＜＝Ｈ＜＝Ｍ）
のＡ／Ｄ変換要求トリガーによって、Ａ／Ｄ変換を行っ
ている最中に、第Ｉ（Ｈ＜Ｉ＜＝Ｍ）のＡ／Ｄ変換要求
トリガーが与えられると、実行中のＡ／Ｄ変換を中断し
て、第Ｉの端子選択部が指定するアナログ端子に与えら
れるアナログ電圧のＡ／Ｄ変換を開始する。第３に、第
Ｊ（１＜＝Ｊ＜＝Ｍ）のＡ／Ｄ変換要求トリガーによっ
て、Ａ／Ｄ変換を行っている最中に、第Ｋ（１＜＝Ｋ＜
Ｊ）のＡ／Ｄ変換要求トリガーが与えられると、少なく
とも実行中のＡ／Ｄ変換は変換完了迄中断しない。
／Ｄ変換要求トリガーによって、第Ｎの端子選択部が指
定するアナログ入力端子に与えられるアナログ電圧のＡ
／Ｄ変換を開始する。第２に、第Ｈ（１＜＝Ｈ＜＝Ｍ）
のＡ／Ｄ変換要求トリガーによって、Ａ／Ｄ変換を行っ
ている最中に、第Ｉ（Ｈ＜Ｉ＜＝Ｍ）のＡ／Ｄ変換要求
トリガーが与えられると、実行中のＡ／Ｄ変換を中断し
て、第Ｉの端子選択部が指定するアナログ端子に与えら
れるアナログ電圧のＡ／Ｄ変換を開始する。第３に、第
Ｊ（１＜＝Ｊ＜＝Ｍ）のＡ／Ｄ変換要求トリガーによっ
て、Ａ／Ｄ変換を行っている最中に、第Ｋ（１＜＝Ｋ＜
Ｊ）のＡ／Ｄ変換要求トリガーが与えられると、少なく
とも実行中のＡ／Ｄ変換は変換完了迄中断しない。
【００１６】
【実施例】次に本発明について図面を参照して説明する
。
。
【００１７】図１は本発明の一実施例のブロック図であ
り、Ｍの値を２とした場合である。図２から図５はその
動作タイム・チャートである。このブロック図の動作を
以下の４つの場合に分けて説明する。
り、Ｍの値を２とした場合である。図２から図５はその
動作タイム・チャートである。このブロック図の動作を
以下の４つの場合に分けて説明する。
【００１８】まず、第１の場合である。Ａ／Ｄ変換を実
行するにあたり、Ｌ本のアナログ入力端子群１−１の内
、第１のＡ／Ｄ変換要求トリガーによってＡ／Ｄ変換を
行う端子を第１の端子選択部１−２に設定する。また、
第２のＡ／Ｄ変換要求トリガーによってＡ／Ｄ変換を行
う端子を第２の端子選択部１−３に設定する。本例にお
いては、第１の端子選択部１−２に端子番号１、第２の
端子選択部１−３に端子番号２を設定するものとする。 この設定は説明する４つの場合とも共通である。
行するにあたり、Ｌ本のアナログ入力端子群１−１の内
、第１のＡ／Ｄ変換要求トリガーによってＡ／Ｄ変換を
行う端子を第１の端子選択部１−２に設定する。また、
第２のＡ／Ｄ変換要求トリガーによってＡ／Ｄ変換を行
う端子を第２の端子選択部１−３に設定する。本例にお
いては、第１の端子選択部１−２に端子番号１、第２の
端子選択部１−３に端子番号２を設定するものとする。 この設定は説明する４つの場合とも共通である。
【００１９】この状態で図２に示す様に第１のＡ／Ｄ変
換要求トリガーｍ１だけを発生させる。いいかえれば、
終始第２のＡ／Ｄ変換要求トリガーは発生させないとい
うことである。Ａ／Ｄ変換要求トリガーを発生させる手
段として、ソフトウェアの指示によるＡ／Ｄ変換開始要
求や、何やかの条件が成立した時に自動的にハードウェ
ア処理で発生させたりとい方法が考えられるが、本例で
は、ソフトウェアの指示によって発生させるものとして
話を進める。制御部１−４はこの第１のＡ／Ｄ変換要求
トリガーを受けて、切り換え部１−５に対して第１の端
子選択部１−２が指定する端子、即ち端子番号１を有効
にする様指示を出し、端子番号１への印刷電圧をＡ／Ｄ
変換部１−６に供給する。そして次に、Ａ／Ｄ変換部１
−６に対してＡ／Ｄ変換を開始する様指示を出す。Ａ／
Ｄ変換が完了すると、制御部１−４は第１の変換結果格
納レジスタ１−７に対して、今完了したＡ／Ｄ変換値に
よって現在の格納値を更新する様指示を出す。この時、
第２の変換結果格納レジスタ１−８は値を更新する事な
く、以前の値を保持したままである。最後に、Ａ／Ｄ変
換結果を取り出して一連の作業を完了する。
換要求トリガーｍ１だけを発生させる。いいかえれば、
終始第２のＡ／Ｄ変換要求トリガーは発生させないとい
うことである。Ａ／Ｄ変換要求トリガーを発生させる手
段として、ソフトウェアの指示によるＡ／Ｄ変換開始要
求や、何やかの条件が成立した時に自動的にハードウェ
ア処理で発生させたりとい方法が考えられるが、本例で
は、ソフトウェアの指示によって発生させるものとして
話を進める。制御部１−４はこの第１のＡ／Ｄ変換要求
トリガーを受けて、切り換え部１−５に対して第１の端
子選択部１−２が指定する端子、即ち端子番号１を有効
にする様指示を出し、端子番号１への印刷電圧をＡ／Ｄ
変換部１−６に供給する。そして次に、Ａ／Ｄ変換部１
−６に対してＡ／Ｄ変換を開始する様指示を出す。Ａ／
Ｄ変換が完了すると、制御部１−４は第１の変換結果格
納レジスタ１−７に対して、今完了したＡ／Ｄ変換値に
よって現在の格納値を更新する様指示を出す。この時、
第２の変換結果格納レジスタ１−８は値を更新する事な
く、以前の値を保持したままである。最後に、Ａ／Ｄ変
換結果を取り出して一連の作業を完了する。
【００２０】次に第２の場合である。今度は図３に示す
第２のＡ／Ｄ変換要求トリガーｓ１だけを発生させる。 いいかえれば、終始第１のＡ／Ｄ変換要求トリガーは発
生させないということである。制御部１−４は、この第
２のＡ／Ｄ変換要求トリガーを受けて、切り換え部１−
５に対して第２の端子選択部１−３が指定する端子、即
ち端子番号２を有効にする様指示を出し、端子番号２へ
の印加電圧をＡ／Ｄ変換部１−６に供給する。そして次
に、Ａ／Ｄ変換部１−６に対してＡ／Ｄ変換を開始する
様指示を出す。Ａ／Ｄ変換が完了すると、制御部１−４
は第２の変換結果格納レジスタ１−８に対して、今完了
したＡ／Ｄ変換値によって現在の格納値を更新する様指
示を出す。この時、第１の変換結果格納レジスタ１−７
は値を更新する事なく、以前の値を保持したままである
。
第２のＡ／Ｄ変換要求トリガーｓ１だけを発生させる。 いいかえれば、終始第１のＡ／Ｄ変換要求トリガーは発
生させないということである。制御部１−４は、この第
２のＡ／Ｄ変換要求トリガーを受けて、切り換え部１−
５に対して第２の端子選択部１−３が指定する端子、即
ち端子番号２を有効にする様指示を出し、端子番号２へ
の印加電圧をＡ／Ｄ変換部１−６に供給する。そして次
に、Ａ／Ｄ変換部１−６に対してＡ／Ｄ変換を開始する
様指示を出す。Ａ／Ｄ変換が完了すると、制御部１−４
は第２の変換結果格納レジスタ１−８に対して、今完了
したＡ／Ｄ変換値によって現在の格納値を更新する様指
示を出す。この時、第１の変換結果格納レジスタ１−７
は値を更新する事なく、以前の値を保持したままである
。
【００２１】以上の２つの場合の様に、Ａ／Ｄ変換要求
トリガーの発生を片方に限定した単独動作時は、従来例
と何ら変わるところはない。
トリガーの発生を片方に限定した単独動作時は、従来例
と何ら変わるところはない。
【００２２】そこで第３の場合である。この動作シーケ
ンスが本発明の特徴である。図６に動作フローを示す。 第１のＡ／Ｄ変換要求トリガーによってＡ／Ｄ変換を実
行している最中に、第２のＡ／Ｄ変換要求トリガーが与
えられた場合である。例えば、図６に（Ａ）のフローに
おいて、処理Ｍ１とＭ２でＡ／Ｄ変換条件の設定、即ち
、第１の端子選択部１−２の設定、および第２の端子選
択部１−３の設定、その他Ａ／Ｄ変換に必要な初期設定
を行い、処理Ｍ３で第１のＡ／Ｄ変換要求トリガーを発
生させ、処理Ｍ４で実行しているＡ／Ｄ変換の終了を待
ち、処理Ｍ５で完了したＡ／Ｄ変換の変換結果を取り出
し、その後の処理へと続くフローにおいて、処理Ｍ４を
実行している時に（Ｂ）のフローを呼び出した時の事で
ある。
ンスが本発明の特徴である。図６に動作フローを示す。 第１のＡ／Ｄ変換要求トリガーによってＡ／Ｄ変換を実
行している最中に、第２のＡ／Ｄ変換要求トリガーが与
えられた場合である。例えば、図６に（Ａ）のフローに
おいて、処理Ｍ１とＭ２でＡ／Ｄ変換条件の設定、即ち
、第１の端子選択部１−２の設定、および第２の端子選
択部１−３の設定、その他Ａ／Ｄ変換に必要な初期設定
を行い、処理Ｍ３で第１のＡ／Ｄ変換要求トリガーを発
生させ、処理Ｍ４で実行しているＡ／Ｄ変換の終了を待
ち、処理Ｍ５で完了したＡ／Ｄ変換の変換結果を取り出
し、その後の処理へと続くフローにおいて、処理Ｍ４を
実行している時に（Ｂ）のフローを呼び出した時の事で
ある。
【００２３】（Ｂ）のフローの呼び出しは、（Ａ）のフ
ローの実行中に何らかの条件が成立した事をプログラム
で判断して分岐をするか、または、いわゆる割り込み処
理によって行われるが、本例は条件成立時のプログラム
による分岐によって行われるものとする。
ローの実行中に何らかの条件が成立した事をプログラム
で判断して分岐をするか、または、いわゆる割り込み処
理によって行われるが、本例は条件成立時のプログラム
による分岐によって行われるものとする。
【００２４】（Ｂ）のフローに処理を移し、第１の端子
選択部で指定する端子以外の端子のＡ／Ｄ変換をする際
、（Ａ）のフローにおけるＡ／Ｄ変換をすべき端子情報
は第１の端子選択部に、また、（Ｂ）のフローにおける
Ａ／Ｄ変換をすべき端子情報は第２の端子選択部に、そ
れぞれ設定されているので、従来必要であった（Ａ）の
フローにおけるＡ／Ｄ変換条件の退避や復帰は不要とな
る。また制御部１−４を、第２のＡ／Ｄ変換要求トリガ
ーの供給があると、第１のＡ／Ｄ変換要求トリガーによ
るＡ／Ｄ変換処理を中断して、即第２のＡ／Ｄ変換要求
トリガーによるＡ／Ｄ変換処理を開始させるシーケンス
制御をする構成とする事により、（Ｂ）のフローにおい
て第１のＡ／Ｄ変換要求トリガーによるＡ／Ｄ変換の中
断処理も不要となる。従って、（Ｂ）のフローに移った
直後に、第２の端子選択部１−３で指定する端子対して
Ａ／Ｄ変換の開始要求を出すことができる。即ち、第２
のＡ／Ｄ変換要求トリガーを発生させることができるの
である。
選択部で指定する端子以外の端子のＡ／Ｄ変換をする際
、（Ａ）のフローにおけるＡ／Ｄ変換をすべき端子情報
は第１の端子選択部に、また、（Ｂ）のフローにおける
Ａ／Ｄ変換をすべき端子情報は第２の端子選択部に、そ
れぞれ設定されているので、従来必要であった（Ａ）の
フローにおけるＡ／Ｄ変換条件の退避や復帰は不要とな
る。また制御部１−４を、第２のＡ／Ｄ変換要求トリガ
ーの供給があると、第１のＡ／Ｄ変換要求トリガーによ
るＡ／Ｄ変換処理を中断して、即第２のＡ／Ｄ変換要求
トリガーによるＡ／Ｄ変換処理を開始させるシーケンス
制御をする構成とする事により、（Ｂ）のフローにおい
て第１のＡ／Ｄ変換要求トリガーによるＡ／Ｄ変換の中
断処理も不要となる。従って、（Ｂ）のフローに移った
直後に、第２の端子選択部１−３で指定する端子対して
Ａ／Ｄ変換の開始要求を出すことができる。即ち、第２
のＡ／Ｄ変換要求トリガーを発生させることができるの
である。
【００２５】さて図４に示す様に、第１のＡ／Ｄ変換要
求トリガーｍ２によるＡ／Ｄ変換が行われている最中に
、第２のＡ／Ｄ変換要求トリガーが図１の制御部１−４
に供給されると、制御部１−４はＡ／Ｄ変換部１−６に
対して、現在実行中のＡ／Ｄ変換を中断する様指示を出
す。次に切り換え部１−５に対して第１の端子選択部１
−２が指定する端子、端子番号１を無効とし、第２の端
子選択部１−３が指定する端子、端子番号２を有効にす
る様指示を出す事により、端子番号２への印加電圧をＡ
／Ｄ変換部１−６に供給する。そして、Ａ／Ｄ変換部１
−６に対してＡ／Ｄ変換を開始する様指示を出す。Ａ／
Ｄ変換が完了すると、制御部１−４は第２の変換結果格
納レジスタ１−８に対して、今完了したＡ／Ｄ変換値に
よって現在の格納値を更新する様指示を出す。尚、一旦
開始した第１のＡ／Ｄ変換要求トリガーによるＡ／Ｄ変
換は中断されたので、第１のＡ／Ｄ変換結果格納レジス
タ１−７の更新は行わない。即ち、１回前のＡ／Ｄ変換
結果を格納されたままとなっている。
求トリガーｍ２によるＡ／Ｄ変換が行われている最中に
、第２のＡ／Ｄ変換要求トリガーが図１の制御部１−４
に供給されると、制御部１−４はＡ／Ｄ変換部１−６に
対して、現在実行中のＡ／Ｄ変換を中断する様指示を出
す。次に切り換え部１−５に対して第１の端子選択部１
−２が指定する端子、端子番号１を無効とし、第２の端
子選択部１−３が指定する端子、端子番号２を有効にす
る様指示を出す事により、端子番号２への印加電圧をＡ
／Ｄ変換部１−６に供給する。そして、Ａ／Ｄ変換部１
−６に対してＡ／Ｄ変換を開始する様指示を出す。Ａ／
Ｄ変換が完了すると、制御部１−４は第２の変換結果格
納レジスタ１−８に対して、今完了したＡ／Ｄ変換値に
よって現在の格納値を更新する様指示を出す。尚、一旦
開始した第１のＡ／Ｄ変換要求トリガーによるＡ／Ｄ変
換は中断されたので、第１のＡ／Ｄ変換結果格納レジス
タ１−７の更新は行わない。即ち、１回前のＡ／Ｄ変換
結果を格納されたままとなっている。
【００２６】最後に第４の場合である。図５における第
２のＡ／Ｄ変換要求トリガーｓ３によってＡ／Ｄ変換を
実行している最中に、第１のＡ／Ｄ変換要求トリガーｍ
３が与えられた場合である。これは、第１のＡ／Ｄ変換
要求トリガーがプログラムの流れに係わりなく定期的に
発生している時に先の第３の場合の処理が入り、その処
理が終わる前に再び第１のＡ／Ｄ変換要求トリガーが発
生した場合等の事である。
２のＡ／Ｄ変換要求トリガーｓ３によってＡ／Ｄ変換を
実行している最中に、第１のＡ／Ｄ変換要求トリガーｍ
３が与えられた場合である。これは、第１のＡ／Ｄ変換
要求トリガーがプログラムの流れに係わりなく定期的に
発生している時に先の第３の場合の処理が入り、その処
理が終わる前に再び第１のＡ／Ｄ変換要求トリガーが発
生した場合等の事である。
【００２７】第３の場合で本発明の特徴として、第２の
Ａ／Ｄ変換要求トリガーが第１のＡ／Ｄ変換要求トリガ
ーより優先される事を挙げたが、それをより完全なもの
とする為に、第２のＡ／Ｄ変換要求トリガーによるＡ／
Ｄ変換処理は完了まで実行し続ける必要がある。従って
図５に示す様に、第２のＡ／Ｄ変換要求トリガーによる
Ａ／Ｄ変換処理を行っている最中は、第１のＡ／Ｄ変換
要求トリガーの供給があっても受け付けないという機能
を制御部１−４に付加する。
Ａ／Ｄ変換要求トリガーが第１のＡ／Ｄ変換要求トリガ
ーより優先される事を挙げたが、それをより完全なもの
とする為に、第２のＡ／Ｄ変換要求トリガーによるＡ／
Ｄ変換処理は完了まで実行し続ける必要がある。従って
図５に示す様に、第２のＡ／Ｄ変換要求トリガーによる
Ａ／Ｄ変換処理を行っている最中は、第１のＡ／Ｄ変換
要求トリガーの供給があっても受け付けないという機能
を制御部１−４に付加する。
【００２８】図１のブロック図を用いてもう一つの実施
例について述べる。第１の実施例同様に、このブロック
図の動作を以下の４つの場合に分けて説明する。Ｍの値
を同様に２の場合である。尚、動作タイミングは第１の
実施例とは異なれ為、図７から図１０のタイム・チャー
トに示す。
例について述べる。第１の実施例同様に、このブロック
図の動作を以下の４つの場合に分けて説明する。Ｍの値
を同様に２の場合である。尚、動作タイミングは第１の
実施例とは異なれ為、図７から図１０のタイム・チャー
トに示す。
【００２９】まず、第１の場合である。Ａ／Ｄ変換を実
行するにあたり、Ｌ本のアナログ入力端子群１−１の内
、第１のＡ／Ｄ変換要求トリガーによってＡ／Ｄ変換を
行う端子を第１の端子選択部１−２に設定する。また、
第２のＡ／Ｄ変換要求トリガーによってＡ／Ｄ変換を行
う端子を第２の端子選択部１−３に設定する。本例にお
いては、それぞれ複数の端子を設定し、１発のＡ／Ｄ変
換要求トリガーによって、設定した端子を順次変換して
いく動作について説明るす。ここでは第１の端子選択部
１−２に端子番号１、３、４を、第２の端子選択部１−
３に端子番号２、５を設定するものとする。ここまでは
説明する４つの場合とも共通である。
行するにあたり、Ｌ本のアナログ入力端子群１−１の内
、第１のＡ／Ｄ変換要求トリガーによってＡ／Ｄ変換を
行う端子を第１の端子選択部１−２に設定する。また、
第２のＡ／Ｄ変換要求トリガーによってＡ／Ｄ変換を行
う端子を第２の端子選択部１−３に設定する。本例にお
いては、それぞれ複数の端子を設定し、１発のＡ／Ｄ変
換要求トリガーによって、設定した端子を順次変換して
いく動作について説明るす。ここでは第１の端子選択部
１−２に端子番号１、３、４を、第２の端子選択部１−
３に端子番号２、５を設定するものとする。ここまでは
説明する４つの場合とも共通である。
【００３０】この状態で図７に示す様に第１のＡ／Ｄ変
換要求トリガーｍ１だけを発生させる。本例では、Ａ／
Ｄ変換要求トリガーを発生させる手段として、何らかの
条件が成立した時に自動的にハードウェア処理で発生さ
せるものとして話を進める。制御部１−４はこの第１の
Ａ／Ｄ変換要求トリガーを受けて、切り換え部１−５に
対して第１の端子選択部１−２が指定する端子、即ち端
子番号１、３、５を順に有効にする様指示を出し、まず
、端子番号１への印加電圧をＡ／Ｄ変換部１−６に供給
する。そして次に、Ａ／Ｄ変換部１−６に対してＡ／Ｄ
変換を開始する様指示を出す。Ａ／Ｄ変換が完了すると
、制御部１−４は第１の変換結果格納レジスタ１−７に
対して、今完了したＡ／Ｄ変換の変換値によって格納値
を更新する様指示を出す。また、端子番号１に換わって
端子番号３への印加電圧を切り替え部１−５を通してＡ
／Ｄ変換部１−６に供給し、Ａ／Ｄ変換部１−６に対し
てＡ／Ｄ変換を開始する様指示を出す。Ａ／Ｄ変換が完
了すると、制御部１−４は再び第１の変換結果格納レジ
スタ１−７に格納値を更新する様指示を出す。端子４に
ついても同様に処理をする。この時、第２の変換結果格
納レジスタ１−８は値を保持したままである。尚、本方
式はＡ／Ｄ変換が完了する毎に第１の変換結果格納レジ
スタの格納値が異なる端子のＡ／Ｄ変換値で更新されて
いくので、更新される毎に逐次格納値を取り出す必要が
ある。
換要求トリガーｍ１だけを発生させる。本例では、Ａ／
Ｄ変換要求トリガーを発生させる手段として、何らかの
条件が成立した時に自動的にハードウェア処理で発生さ
せるものとして話を進める。制御部１−４はこの第１の
Ａ／Ｄ変換要求トリガーを受けて、切り換え部１−５に
対して第１の端子選択部１−２が指定する端子、即ち端
子番号１、３、５を順に有効にする様指示を出し、まず
、端子番号１への印加電圧をＡ／Ｄ変換部１−６に供給
する。そして次に、Ａ／Ｄ変換部１−６に対してＡ／Ｄ
変換を開始する様指示を出す。Ａ／Ｄ変換が完了すると
、制御部１−４は第１の変換結果格納レジスタ１−７に
対して、今完了したＡ／Ｄ変換の変換値によって格納値
を更新する様指示を出す。また、端子番号１に換わって
端子番号３への印加電圧を切り替え部１−５を通してＡ
／Ｄ変換部１−６に供給し、Ａ／Ｄ変換部１−６に対し
てＡ／Ｄ変換を開始する様指示を出す。Ａ／Ｄ変換が完
了すると、制御部１−４は再び第１の変換結果格納レジ
スタ１−７に格納値を更新する様指示を出す。端子４に
ついても同様に処理をする。この時、第２の変換結果格
納レジスタ１−８は値を保持したままである。尚、本方
式はＡ／Ｄ変換が完了する毎に第１の変換結果格納レジ
スタの格納値が異なる端子のＡ／Ｄ変換値で更新されて
いくので、更新される毎に逐次格納値を取り出す必要が
ある。
【００３１】次に第２の場合である。今度は図８に示す
第２のＡ／Ｄ変換要求トリガーｓ１だけを発生させる。 制御部１−４は、この第２のＡ／Ｄ変換要求トリガーを
受けて、切り換え部１−５に対して第２の端子選択部１
−３が指定する端子、即ち端子番号２、５を順に有効に
する様指示を出し、まず端子番号２への印加電圧をＡ／
Ｄ変換部１−６に供給する。そして次に、Ａ／Ｄ変換部
１−６に対してＡ／Ｄ変換を開始する様指示を出す。Ａ
／Ｄ変換が完了すると、制御部１−４は第２の変換結果
格納レジスタ１−８に対して、格納値の更新をする様指
示を出す。また、端子番号２に換わって端子番号５への
印加電圧を切り替え部１−５を通してＡ／Ｄ変換部１−
６に供給し、Ａ／Ｄ変換部１−６に対してＡ／Ｄ変換を
開始する様指示を出す。Ａ／Ｄ変換が完了すると、制御
部１−４は再び第１の変換結果格納レジスタ１−７に格
納値を更新する様指示を出す。この時、第１の変換結果
格納レジスタ１−７は値を保持したままである。
第２のＡ／Ｄ変換要求トリガーｓ１だけを発生させる。 制御部１−４は、この第２のＡ／Ｄ変換要求トリガーを
受けて、切り換え部１−５に対して第２の端子選択部１
−３が指定する端子、即ち端子番号２、５を順に有効に
する様指示を出し、まず端子番号２への印加電圧をＡ／
Ｄ変換部１−６に供給する。そして次に、Ａ／Ｄ変換部
１−６に対してＡ／Ｄ変換を開始する様指示を出す。Ａ
／Ｄ変換が完了すると、制御部１−４は第２の変換結果
格納レジスタ１−８に対して、格納値の更新をする様指
示を出す。また、端子番号２に換わって端子番号５への
印加電圧を切り替え部１−５を通してＡ／Ｄ変換部１−
６に供給し、Ａ／Ｄ変換部１−６に対してＡ／Ｄ変換を
開始する様指示を出す。Ａ／Ｄ変換が完了すると、制御
部１−４は再び第１の変換結果格納レジスタ１−７に格
納値を更新する様指示を出す。この時、第１の変換結果
格納レジスタ１−７は値を保持したままである。
【００３２】第３の場合である。その動作フローを図１
１に示す。第１のＡ／Ｄ変換要求トリガーによってＡ／
Ｄ変換を実行している最中に、第２のＡ／Ｄ変換要求ト
リガーが与えられた場合である。この場合、図１１の（
Ａ）に示すフローのプログラムが実行されていく過程で
ハードウェアによる割り込み条件が成立して処理を（Ｂ
）のフローに移し、Ａ／Ｄ変換を行う状況の事である。
１に示す。第１のＡ／Ｄ変換要求トリガーによってＡ／
Ｄ変換を実行している最中に、第２のＡ／Ｄ変換要求ト
リガーが与えられた場合である。この場合、図１１の（
Ａ）に示すフローのプログラムが実行されていく過程で
ハードウェアによる割り込み条件が成立して処理を（Ｂ
）のフローに移し、Ａ／Ｄ変換を行う状況の事である。
【００３３】第１の実施例を説明した様に、従来必要で
あった（Ａ）のフローにおけるＡ／Ｄ変換条件の退避や
復帰は不要となる。第１のＡ／Ｄ変換要求トリガーによ
るＡ／Ｄ変換の中断処理も不要となる。更に第２のＡ／
Ｄ変換要求トリガーの発生が、ハードウェア割り込み要
求によて自動的に行われる為、ソフトウェアによるＡ／
Ｄ変換開始要求も不要である。
あった（Ａ）のフローにおけるＡ／Ｄ変換条件の退避や
復帰は不要となる。第１のＡ／Ｄ変換要求トリガーによ
るＡ／Ｄ変換の中断処理も不要となる。更に第２のＡ／
Ｄ変換要求トリガーの発生が、ハードウェア割り込み要
求によて自動的に行われる為、ソフトウェアによるＡ／
Ｄ変換開始要求も不要である。
【００３４】さて図９に示す様に、第１のＡ／Ｄ変換要
求トリガーｍ２によって端子番号１，３，４と順にＡ／
Ｄ変換していく過程において、端子番号３のＡ／Ｄ変換
が行われている最中に、第２のＡ／Ｄ変換要求トリガー
ｓ２が制御部１−４に供給されると、制御部１−４はＡ
／Ｄ変換部１−６に対して、現在実行中のＡ／Ｄ変換を
中断する様指示を出す。次に切り換え部１−５に対して
第１の端子選択部１−２が指定する端子、端子番号３を
無効とし、第２の端子選択部１−３が指定する端子、端
子番号２を有効にする様指示を出す事により、端子番号
２への印加電圧をＡ／Ｄ変換部１−６に供給する。そし
て、Ａ／Ｄ変換部１−６に対してＡ／Ｄ変換を開始する
様指示を出す。Ａ／Ｄ変換が完了すると、制御部１−４
は第２の変換結果格納レジスタ１−８に対して、今完了
したＡ／Ｄ変換を変換値によって現在の格納値を更新す
る様指示を出す。尚、一旦開始した第１のＡ／Ｄ変換要
求トリガーによるＡ／Ｄ変換は端子番号３を変換中に中
断されたので、第１のＡ／Ｄ変換結果格納レジスタ１−
７の更新は行わず、端子番号１のＡ／Ｄ変換結果が格納
されたままとなる。
求トリガーｍ２によって端子番号１，３，４と順にＡ／
Ｄ変換していく過程において、端子番号３のＡ／Ｄ変換
が行われている最中に、第２のＡ／Ｄ変換要求トリガー
ｓ２が制御部１−４に供給されると、制御部１−４はＡ
／Ｄ変換部１−６に対して、現在実行中のＡ／Ｄ変換を
中断する様指示を出す。次に切り換え部１−５に対して
第１の端子選択部１−２が指定する端子、端子番号３を
無効とし、第２の端子選択部１−３が指定する端子、端
子番号２を有効にする様指示を出す事により、端子番号
２への印加電圧をＡ／Ｄ変換部１−６に供給する。そし
て、Ａ／Ｄ変換部１−６に対してＡ／Ｄ変換を開始する
様指示を出す。Ａ／Ｄ変換が完了すると、制御部１−４
は第２の変換結果格納レジスタ１−８に対して、今完了
したＡ／Ｄ変換を変換値によって現在の格納値を更新す
る様指示を出す。尚、一旦開始した第１のＡ／Ｄ変換要
求トリガーによるＡ／Ｄ変換は端子番号３を変換中に中
断されたので、第１のＡ／Ｄ変換結果格納レジスタ１−
７の更新は行わず、端子番号１のＡ／Ｄ変換結果が格納
されたままとなる。
【００３５】最後に第４の場合である。第１の実施例と
同様に、図１０における第２のＡ／Ｄ変換要求トリガー
ｓ３によってＡ／Ｄ変換を実行している最中に、第１の
Ａ／Ｄ変換要求トリガーｍ３が与えられた場合である。 やはり、第２のＡ／Ｄ変換要求トリガーｓ３によるＡ／
Ｄ変換処理を行っている最中は、第１のＡ／Ｄ変換要求
トリガーｍ３の供給であっても、受け付けないという機
能を制御部１−４に付加する。
同様に、図１０における第２のＡ／Ｄ変換要求トリガー
ｓ３によってＡ／Ｄ変換を実行している最中に、第１の
Ａ／Ｄ変換要求トリガーｍ３が与えられた場合である。 やはり、第２のＡ／Ｄ変換要求トリガーｓ３によるＡ／
Ｄ変換処理を行っている最中は、第１のＡ／Ｄ変換要求
トリガーｍ３の供給であっても、受け付けないという機
能を制御部１−４に付加する。
【００３６】以上説明した制御部の動作シーケンスをま
とめると以下の様になる。第１のＡ／Ｄ変換要求トリガ
ーによって、第１の端子選択部が指定するアナログ入力
端子に与えられるアナログ電圧のＡ／Ｄ変換を開始する
。第２のＡ／Ｄ変換要求トリガーによって、第２の端子
選択部が指定するアナログ入力端子に与えられるアナロ
グ電圧のＡ／Ｄ変換を開始する。第３に、第１のＡ／Ｄ
変換要求トリガーによって、Ａ／Ｄ変換を行っている最
中に、第２のＡ／Ｄ変換要求トリガーが与えられると、
実行中のＡ／Ｄ変換を中断して、第２の端子選択部が指
定するアナログ端子に与えられるアナログ電圧のＡ／Ｄ
変換を開始する。第４に、第２のＡ／Ｄ変換要求トリガ
ーによって、Ａ／Ｄ変換を行っている最中に、第１のＡ
／Ｄ変換要求トリガー与えられると、少なくとも実行中
のＡ／Ｄ変換は変換完了迄中断しない。
とめると以下の様になる。第１のＡ／Ｄ変換要求トリガ
ーによって、第１の端子選択部が指定するアナログ入力
端子に与えられるアナログ電圧のＡ／Ｄ変換を開始する
。第２のＡ／Ｄ変換要求トリガーによって、第２の端子
選択部が指定するアナログ入力端子に与えられるアナロ
グ電圧のＡ／Ｄ変換を開始する。第３に、第１のＡ／Ｄ
変換要求トリガーによって、Ａ／Ｄ変換を行っている最
中に、第２のＡ／Ｄ変換要求トリガーが与えられると、
実行中のＡ／Ｄ変換を中断して、第２の端子選択部が指
定するアナログ端子に与えられるアナログ電圧のＡ／Ｄ
変換を開始する。第４に、第２のＡ／Ｄ変換要求トリガ
ーによって、Ａ／Ｄ変換を行っている最中に、第１のＡ
／Ｄ変換要求トリガー与えられると、少なくとも実行中
のＡ／Ｄ変換は変換完了迄中断しない。
【００３７】
【発明の効果】以上説明したように本発明は、第１の実
施例では従来手続きの複雑であった、一時的に割り込ん
で処理を行う、アナログ入力端子の指定を変更してのＡ
／Ｄ変換が比較的容易な手続きによって可能になる。従
って、第２の端子選択部で指定する端子のＡ／Ｄ変換値
が必要になってから、実際に変換値が得られるまでの時
間が大幅に短縮される。また、Ａ／Ｄ変換結果格納レジ
スタを、端子選択部毎に用意してあるので、第２のＡ／
Ｄ変換要求トリガーによるＡ／Ｄ変換によって第１の変
換結果格納レジスタの格納値が破壊される事は無く、い
かなる時でも第１の端子選択部で指定した端子の最後の
Ａ／Ｄ変換値を取り出すことができる。これは、Ａ／Ｄ
変換結果が（Ａ）のフローによるものか、（Ｂ）のフロ
ーによるものかを判断する必要がない。また、（Ｂ）の
フローの実行によって、第１の変換結果格納レジスタの
更新が１回行われない、あるいは遅れるということはあ
るが、現実問題としてユーザーからみれば、変換完了前
に変換結果レジスタを参照したのと変わらない。
施例では従来手続きの複雑であった、一時的に割り込ん
で処理を行う、アナログ入力端子の指定を変更してのＡ
／Ｄ変換が比較的容易な手続きによって可能になる。従
って、第２の端子選択部で指定する端子のＡ／Ｄ変換値
が必要になってから、実際に変換値が得られるまでの時
間が大幅に短縮される。また、Ａ／Ｄ変換結果格納レジ
スタを、端子選択部毎に用意してあるので、第２のＡ／
Ｄ変換要求トリガーによるＡ／Ｄ変換によって第１の変
換結果格納レジスタの格納値が破壊される事は無く、い
かなる時でも第１の端子選択部で指定した端子の最後の
Ａ／Ｄ変換値を取り出すことができる。これは、Ａ／Ｄ
変換結果が（Ａ）のフローによるものか、（Ｂ）のフロ
ーによるものかを判断する必要がない。また、（Ｂ）の
フローの実行によって、第１の変換結果格納レジスタの
更新が１回行われない、あるいは遅れるということはあ
るが、現実問題としてユーザーからみれば、変換完了前
に変換結果レジスタを参照したのと変わらない。
【００３８】第１の実施例では、（Ｂ）のフローに移行
する処理、第２のＡ／Ｄ変換要求トリガーを発生させる
処理共、ソフトウェアによって行う為、（Ｂ）のフロー
への移行条件、即ち第２の端子選択部で指定する端子の
Ａ／Ｄ変換値を必要としてから、第２のＡ／Ｄ変換要求
トリガーが発生するまでに、図４に示す様な遅れｔが生
じる。また、この遅れｔは、ばらつきを持ってしまう。 そこで、第２の実施例の場合は、（Ｂ）のフローへの移
行条件の成立をハードウェアによって判断し、即（Ｂ）
のフローへの移行と第２のＡ／Ｄ変換要求トリガーを発
生させている。これにより、図９に示すように（Ｂ）の
フローへの移行条件成立と第２のＡ／Ｄ変換要求トリガ
ー発生との間に遅れｔは殆ど生じない。また、そのばら
つきも極小に抑えられる。これは、アナログ入力端子に
印加される電圧が時間と共に変化していく様な場合、（
Ｂ）のフローへの移行条件成立から一定時間後のＡ／Ｄ
変換値を得る事ができるという利点がある。
する処理、第２のＡ／Ｄ変換要求トリガーを発生させる
処理共、ソフトウェアによって行う為、（Ｂ）のフロー
への移行条件、即ち第２の端子選択部で指定する端子の
Ａ／Ｄ変換値を必要としてから、第２のＡ／Ｄ変換要求
トリガーが発生するまでに、図４に示す様な遅れｔが生
じる。また、この遅れｔは、ばらつきを持ってしまう。 そこで、第２の実施例の場合は、（Ｂ）のフローへの移
行条件の成立をハードウェアによって判断し、即（Ｂ）
のフローへの移行と第２のＡ／Ｄ変換要求トリガーを発
生させている。これにより、図９に示すように（Ｂ）の
フローへの移行条件成立と第２のＡ／Ｄ変換要求トリガ
ー発生との間に遅れｔは殆ど生じない。また、そのばら
つきも極小に抑えられる。これは、アナログ入力端子に
印加される電圧が時間と共に変化していく様な場合、（
Ｂ）のフローへの移行条件成立から一定時間後のＡ／Ｄ
変換値を得る事ができるという利点がある。
【００３９】以上の利点は、Ａ／Ｄ変換器を２組用意す
る事で簡単に解決するが、規模を大きくせずに実現する
という点で、本発明は非常に有効である。
る事で簡単に解決するが、規模を大きくせずに実現する
という点で、本発明は非常に有効である。
【図１】本発明一実施例のブロック図である。
【図２】本実施例の動作の一例を示すタイムチャートで
ある。
ある。
【図３】本実施例の動作の他の例を示すタイムチャート
である。
である。
【図４】本実施例動作の他の例を示すタイムチャートで
ある。
ある。
【図５】本実施例動作のさらに他の例を示すタイムチャ
ートである。
ートである。
【図６】本実施例の処理フロー図である。
【図７】図１の構成にもとづく他の実施例動作の一例を
示すタイムチャートである。
示すタイムチャートである。
【図８】本他の実施例動作の他の例を示すタイムチャー
トである。
トである。
【図９】本他の実施例動作のさらに他の例を示すタイム
チャートである。
チャートである。
【図１０】本他の実施例動作のさらに別の例を示すタイ
ムチャートである。
ムチャートである。
【図１１】本他の実施例の処理フロー図である。
【図１２】従来例のブロック図である。
【図１３】本従来の処理フロー図である。
Claims (4)
- 【請求項１】 単一のアナログ・デジタル変換部と、
Ｌ本のアナログ入力端子と、該入力端子のいずれか１つ
または複数を独立にそれぞれ指定するＭ個の端子選択部
と、Ｍ個の端子選択部のそれぞれが指定するアナログ入
力端子に与えられるアナログ電圧のアナログ・デジタル
変換結果を格納するＭ個の変換結果格納レジスタと、Ｍ
本のアナログ・デジタル変換要求トリガー入力と、アナ
ログ・デジタル変換シーケンスを制御する制御部とを有
するアナログ・デジタル変換器。 - 【請求項２】 第Ｎ（１＜＝Ｎ＜＝Ｍ）のアナログ・
デジタル変換要求トリガーによって、第Ｎの端子選択部
が指定するアナログ入力端子に与えられるアナログ電圧
のアナログ・デジタル変換を開始する請求項１記載のア
ナログ・デジタル変換器。 - 【請求項３】 第Ｈ（１＜＝Ｈ＜＝Ｍ）のアナログ・
デジタル変換要求トリガーによってアナログ・デジタル
変換を行っている最中に、第Ｉ（Ｈ＜Ｉ＜＝Ｍ）のアナ
ログ・デジタル変換要求トリガーが与えられると、実行
中のアナログ・デジタル変換を中断して、第Ｉの端子選
択部が指定するアナログ端子に与えられるアナログ電圧
のアナログ・デジタル変換を開始する請求項１記載のア
ナログ・デジタル変換器。 - 【請求項４】 第Ｊ（１＜＝Ｊ＜＝Ｍ）のアナログ・
デジタル変換要求トリガーによって、アナログ・デジタ
ル変換を行っている最中に、第Ｋ（１＜＝Ｋ＜Ｊ）のア
ナログ・デジタル変換要求トリガーが与えられると、少
なくとも実行中のアナログ・デジタル変換は中断せずに
、変換完了迄実行する請求項１記載のアナログ・デジタ
ル変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031269A JPH04271521A (ja) | 1991-02-27 | 1991-02-27 | アナログ・デジタル変換器 |
| KR1019920003074A KR920017372A (ko) | 1991-02-27 | 1992-02-27 | 아날로그/디지탈 변환기 |
| EP19920103405 EP0502428A3 (en) | 1991-02-27 | 1992-02-27 | Analog/digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031269A JPH04271521A (ja) | 1991-02-27 | 1991-02-27 | アナログ・デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04271521A true JPH04271521A (ja) | 1992-09-28 |
Family
ID=12326618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3031269A Pending JPH04271521A (ja) | 1991-02-27 | 1991-02-27 | アナログ・デジタル変換器 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0502428A3 (ja) |
| JP (1) | JPH04271521A (ja) |
| KR (1) | KR920017372A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2275595T3 (es) * | 2000-09-15 | 2007-06-16 | TRIDONICATCO GMBH & CO. KG | Balasto electronico con una unidad de control digital. |
| WO2005011124A1 (en) * | 2003-07-31 | 2005-02-03 | Philips Intellectual Property & Standards Gmbh | Method and arrangement for multichannel analog/digital conversion |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112823A (ja) * | 1987-10-27 | 1989-05-01 | Fanuc Ltd | Ａ／ｄ変換回路 |
| JPH01147618A (ja) * | 1987-12-02 | 1989-06-09 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
| JPH01258020A (ja) * | 1988-04-07 | 1989-10-16 | Toshiba Corp | データ読込み装置 |
| JPH0330520A (ja) * | 1989-06-27 | 1991-02-08 | Sharp Corp | アナログ／デジタル変換器 |
Family Cites Families (3)
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| JPS63143624A (ja) * | 1986-12-08 | 1988-06-15 | Fuji Electric Co Ltd | 多点アナログ信号入力方式 |
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1991
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- 1992-02-27 KR KR1019920003074A patent/KR920017372A/ko not_active Application Discontinuation
- 1992-02-27 EP EP19920103405 patent/EP0502428A3/en not_active Withdrawn
Patent Citations (4)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0502428A3 (en) | 1994-08-10 |
| EP0502428A2 (en) | 1992-09-09 |
| KR920017372A (ko) | 1992-09-26 |
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|---|---|---|---|
| A02 | Decision of refusal |
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