JPH01258020A - データ読込み装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、複数チャンネルのアナログデータを順次Ａ／
Ｄ変換して取込み各ｔＩ　ＩＩ御を行なうプログラマブ
ルコントローラ等に適用されるデータ読込み装置に関す
る。

（従来の技術） 例えばプログラマブルコントローラはプラント制御、ラ
イン制御、機械制御等に広く使用され、電圧や電流等の
アナログ量をＡ／Ｄ変換して読込むためのデータ読込み
装置が多数設けられている。

このようなデータ読込み装置としては従来第３図に示す
ものが知られている。これはオシレータ１からのクロッ
ク信号により動作するタイミング発生回路２を設け、こ
のタイミング発生回路２がらマイクロプロセッサ（ＣＰ
Ｕ）２に第４図の（ｅ）に示すタイミングで割込み信号
Ｉ　ＮＴ、を供給するとともにこの信号Ｉ　ＮＴ、をト
リガーとしてＡ／Ｄ変換器３に第４図の（ａ）に示すタ
イミングでＡ／Ｄ変換゛開始信号ＡＤＧＯを供給し、さ
らにｎ個のマルチプレクサ５１＋５２＋　・・・５１に
第４図の（ｆ）に示すタイミングで各チャンネル選択信
号ＣＨ５ＥＬ、、ＣＨ３ＥＬ２．・・・ＣＨ５ＥＬ７１
を順次供給するとともに３−ステートバッファ６に第４
図の（ｄ）に示すタイミングでチャンネルＮα信号ＣＨ
ＮＯを供給している。

呂マルチプレクサ５１〜５ｎはそれぞれチャンネル選択
信−’；”、　ＣＨＳ　Ｅ　Ｌ　１〜ＣＨＳ　Ｅ　Ｌ　
ｎによって各チャンネルＣＨ，，ＣＨ２，・・・ＣＨｎ
からアナログデータＡｌ、、Ａ１２．・・・ＡＩ＋＋を
順次取込み演算増幅器７を介してＡ／Ｄ変換器４に供給
するようになっている。

Ａ／Ｄ変換器４は入力されるアナログデータをタイミン
グ発生回路２からのＡ／Ｄ変換開始信号ＡＤＧＯによっ
て順次Ａ／Ｄ変換し、第４図の（ｂ）に示すように変換
動作中はＡ／Ｄ変換終了儒号ＲＤＹをインアクティブ「
１」にし、かつ変換終了後はＡ／Ｄ変換終了信号ＲＤＹ
をアクティブ「０」にして３−ステートバッファ６に送
出している。

呂マルチプレクサ５１〜５ｎはタイミング発生回路２か
らの選択（Ａ号ＣＨＳ　Ｅ　Ｌ　１〜ＣＨ３ＥＬｒＬに
よって選択的に動作されるがこれと同期して３−ステー
トバッファ６にはチャンネルＮα信号ＣＨＮＯが送出さ
れるようになる。

マイクロプロセッサ３は割込み信号Ｉ　ＮＴ、を受ける
と、３−ステートバッファ６にチャンネルセレクト信号
ＣＨ３０を送出してチャンネルＮα信号ＣＨＮＯとＡ／
Ｄ変換終了信号ＲＤＹを読込み、該当するチャンネルの
Ａ／Ｄ変換が終了したか否かを判断する。そして終了し
ていると判断するともう１つの３−ステートバッファ８
にデータセレクト信号ＤＡＳＥＬを送出して第４図の（
ｃ）に示すＡ／Ｄ変換器４からのＡ／Ｄ変換データをそ
の３−ステートバッファ８を介して読込み内部メモリに
格納する。この制御動作を最終チャンネルまでくり返し
行なうことによって各チャンネルのデータを得るように
している。

なお、Ｉ　Ｎ　Ｔ　２〜ｌＮＴｍは他の用途の割込み信
号である。

（発明が解決しようとする課題） しかし上述した従来装置では、他の割込み信号ＩＮＴ２
〜Ｉ　Ｎ　Ｔ　ｎの発生頻度が高くなるとタイミング発
生回路２からの割込み信号Ｉ　ＮＴ１との同時発生、重
複等によるオーバヘッドが生じ、この時間が長くなると
最初の方のチャンネルのデータ読込みが困難となり、オ
ーバヘッド時間が長くなるにつれて読み込めないチャン
ネル数が増加し、プログラマブルコントローラ等におい
ては制御に支障を来たす問題があった。

また時間的な効率を上げるために各チャンネルが専有す
る時間を短くしてデータ読込みサイクルを短くしようと
するとさらにデータの読込みができなくなるチャンネル
数が増加することになり、実現が困難となる問題があっ
た。

そこで本発明は、他の割込みが頻繁にあっても全チャン
ネルのデータを確実に読込むことができるデータ読込み
装置を提供しようとするものである。

［発明の構成］ （課題を解決するための手段） 本発明は、複数チャンネルのアナログデータをＡ／Ｄ変
換器に順次取込んでＡ／Ｄ変換し、前のチャンネルのア
ナログデータのＡ／Ｄ変換終了をチェックしつつ次のチ
ャンネルのアナログデータのＡ／Ｄ変換を行なって各チ
ャンネルのアナログデータをデジタル変換してマイクロ
プロセッサで読込むデータ読込み装置において、マイク
ロプロセッサに割込み信号を周期的に供給する割込み発
生回路と、この割込み発生回路からの割込み信号によっ
てマイクロプロセッサから出力されるチャンネルセレク
ト信号に応動して各チャンネルのアナログデータをＡ／
Ｄ変換器により順次デジタル変換させる信号を発生する
タイミング発生回路を設けたものである。

（作用） このような構成の本発明においては、割込み発生回路か
らの割込み信号によってマイクロプロセッサはタイミン
グ発生回路にチャンネルセレクト信号を送出する。そし
てタイミング発生回路はこのチャンネルセレクト信号を
受けたとき始めてＡ／Ｄ変換器に信号を送出して各チャ
ンネルのアナログデータを順次デジタルデータに変換さ
せ、そのデジタルデータをマイクロプロセッサが読込む
ようになる。従って割込み発生回路からの割込み信号が
他の割込み信号と重複するオーバヘッドが生じてもその
間はＡ／Ｄ変換制御は行われず、常にオーバヘッドが解
消されてから各チャンネルのアナログデータがＡ／Ｄ変
換されて読込まれることになる。

（実施例） 以下、本発明の一実施例を図面を参照して説明する。

第１図において１２はオシレータ１１からのクロック信
号に応動して割込みタイミングとその他のタイミングを
分ける発振回路、１９は前記発振回路１２からのタイミ
ング信号によって第２図の（ｇ）で示すタイミングで割
込み信号Ｉ　ＮＴ。

を周期的に発生しマイクロプロセッサ（ＣＰ　Ｕ）１３
に供給する割込み発生回路である。

前記マイクロプロセッサ１３は前記割込み発生回路１９
からの割込み信号Ｉ　ＮＴ１を受けると第２図の（ｅ）
に示すチャンネルセレクト信号ＣＨ３０を３−ステート
バッファ１６に供給するとともに前記タイミング発生回
路２０に供給するようにしている。そして前記３−ステ
ートバッファ１６を介して前記タイミング発生回路２０
からのチャンネル嵐信号ＣＨＮＯとＡ／Ｄ変換器１４か
らのＡ／Ｄ変換終了信号ＲＤＹを読込むようにしている
。（ダミーリード） 前記タイミング発生回路２０は前記チャンネルセレクト
信号ＣＨＳＯによってトリガーされ前記Ａ／Ｄ変換器１
４に対して第２図の（ａ）で示すタイミングでＡ／Ｄ変
換開始信号ＡＤＧＯを供給し、さらにｎ個のマルチプレ
クサ１５．．１５２゜・・・１’５ｎに第２図の（ｈ）
で示すタイミングで各チャンネル選択信号ＣＨ３ＥＬ、
、ＣＨ５ＥＬ２゜・・・ＣＨ８ＥＬｒＬを順次供給する
とともに３−ステートバッファ１６に第２図の（ｄ）に
示すタイミングでチャンネル当信号ＣＨＮＯを供給する
ようにしている。

前記各マルチプレクサ１５．〜１５ｒＬはそれぞれチャ
ンネル選択信号ＣＨＳＥＬ１〜 ＣＨ８ＥＬｎによって各チャンネルＣＨ１゜ＣＨ２、−
ＣＨｎからアナログデータＡ１１゜Ａ１２．・・・Ａｌ
ｎを順次取込み演算増幅器１７を介して前記Ａ　／　Ｄ
変換器１４に供給するようになっている。

前記Ａ／Ｄ変換器１４は入力されるアナログデータを前
記タイミング発生回路２０からのＡ／Ｄ変換開始信号Ａ
ＤＧＯによって順次Ａ／Ｄ変換し、第２図の（ｂ）に示
すように変換動作中はＡ／Ｄ変換終ｒ信号ＲＤＹをイン
アクティブ「１」にし、かつ変換終了後はＡ／Ｄ変換終
了信号ＲＤＹをアクティブ「０」にして３−ステートバ
ッファ１６に送出している。

前記各マルチプレクサ１５１〜１５ｒＬはタイミング発
生回路２０からのチャンネル選択信号ＣＨＳ　Ｅ　Ｌ　
ｒ　〜ＣＨＳ　Ｅ　Ｌ　ｎによって選択的に動作される
がこれと同期して３−ステートバッファ】６にはチャン
ネル恵信号ＣＨＮＯが送出されるようになる。

前記マイクロプロセッサ１３は上述したダミーリードの
ときと同様にチャンネルセレクト信号ＣＨ３０の送出、
チャンネルＭ信号ＣＨＮＯとＡ／Ｄ変換終了伝号ＲＤＹ
の読込みを実行し、該当するチャンネルのＡ／Ｄ変換が
終了したか否かを判断する。そして終了していると判断
するともう１つの３−ステートバッファ１８に第３図の
（ｆ）で示すデータセレクト信号ＤＡＳＥＬを送出して
第２図の（ｃ）に示すＡ／Ｄ変換器１４からのＡ／Ｄ変
換データをその３−ステートバッファ１８を介して読込
み内部メモリに格納する。この制御動作を最終チャンネ
ルまでくり返し行なうことによって各チャンネルのデー
タを得るようにしている。

なお、■ＮＴ２〜ｌＮＴｍは他の用途の割込み信号であ
る。

このような構成の本実施例においては、割込み発生回路
１９から割込み信号Ｉ　ＮＴ、を受けるとマイクロプロ
セッサ１３は他の割込み信号ＩＮＴ２〜ｌＮＴｌ１１に
よる割込み処理を行なっていなければ先ずチャンネルセ
レクト信号Ｃｌ５Ｏを送出してダミーリードを行なう。

これはタイミング発生回路２０からのチャンネルＮα信
号ＣＨＮ○及びＡ／Ｄ変換器１４からのＡ／Ｄ変換終了
信号ＲＤＹを３−ステートバッファ１６を介して取込む
。これによりタイミング発生回路２０にトリが−がかか
りそのタイミング発生回路２０からＡ／Ｄ変換器１４に
Ａ／Ｄ変換開始信号ＡＤＧＯが供給されるとともに各マ
ルチプレクサ１５１〜１５ｎにチャンネル選択信号 ＣＨＳ　Ｅ　Ｌ　、〜ＣＨＳ　Ｅ　Ｌ　ｎが順次供給さ
れるようになる。また３−ステートバッファ１６に対し
てもチャンネル選択信号ＣＨ８ＥＬ、〜ＣＨ３ＥＬＡに
同期してチャンネルＮα信号ＣＨＮＯが供給されるよう
になる。

しかして各マルチプレクサ１５．〜１５ｒＬはそれぞれ
チャンネルＣＨ１〜ＣＨｎのアナログデータＡｌ、〜Ａ
ｌｒＬを順次取込んで演算増幅器１７を介してＡ／Ｄ変
換器１４に供給するようになる。

そしてＡ／Ｄ変換器１４は各アナログデータＡ１．〜Ａ
ｌｒＬを順次Ａ／Ｄ変換し、それぞれ変換が終了する毎
にＡ／Ｄ変換終了信号ＲＤＹをアクティブ「０」にして
３−ステートバッファ１６に出力する。

これによりマイクロプロセッサ１３はＡ／Ｄ変換された
データのチャンネルをチャンネル次信号ＣＨＣＯで把握
し３−ステートバッファ１８にデータセレクト信号ＤＡ
ＳＥＬを供給してＡ／Ｄ変換データを取込み内部メモリ
に格納する。そしてこの処理をチャンネルＣＨ，〜ＣＨ
ｎについて［１回行なって各チャンネルでのサンプリン
グアナログ量をデジタル値として取込み記憶できること
になる。

ところでマイクロプロセッサ１３は割込み発生回路１９
から割込み信号Ｉ　ＮＴ、が入力されたとき他の割込み
処理を行なっているとするとそのときにはチャンネルセ
レクト信号ＣＨＳＯを送出しないのでタイミング発生回
路２０はトリガーされない。従って各チャンネルのＡ／
Ｄ変換処理は開始されない。そして他の割込み処理が終
了してマイクロプロセッサ１３からチャンネルセレクト
信号ＣＨ３０が送出されてタイミング発生回路２０がト
リガーされて始めて各マルチプレクサ１５１〜１５ｒ＋
及びＡ／Ｄ変換器１４が動作して各チャンネルのＡ／Ｄ
変換処理が開始されるようになる。

従ってマイクロプロセッサ１３での他の割込み処理が長
引いてもそれによってＡ／Ｄ変換データの一部が読込め
なくなることはない。換言すれば全てのチャンネルのＡ
／Ｄ変換データを確実に読込むことができる。

また他の割込みを行なっているときにはＡ／Ｄ変換デー
タの取込みを行なわず他の割込みが終了してからＡ／Ｄ
変換データの読込み処理を開始するようにしているので
、各チャンネルの専有する時間を短縮して全チャンネル
のＡ／Ｄ変換データの取込みに要する時間の短縮を行な
っても同等問題なく全チャンネルのＡ／Ｄ変換データを
確実に読込むことができる。従ってＡ／Ｄ変換データの
読込みの高速化を実現できる。

しかも回路としては割込み発生回路１９及びタイミング
発生回路２０を付加するのみの比較的簡単な構成によっ
て実現でき実用性を向上できる。

［発明の効果〕 以上詳述したように本発明によれば、他の割込みが頻繁
にあっても全チャンネルのデータを確実に読込むことが
できるデータ読込み装置を提供できるものである。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路ブロック図、第２図
は第１図のにおける各部の信号波形図、第３図は従来例
を示す回路ブロック図、第４図は第３図のにおける各部
の信号波形図である。 １２・・・発振回路、］３・・・マイクロプロセッサ（
ＣＰＵ）　、１４・・・Ａ／Ｄ変換器、１５、〜１５ｎ
・・・マルチプレクサ、１６．１８・・・３−ステート
バッファ、１９・・・割込み発生回路、２０・・・タイ
ミング発生回路。 出願人代理人　弁理士　鈴江武彦 第１　図 （ｆ）　ＤＡＳＥＬ　　　７−ロｆ−−一−−−−ｎ第
３図

Claims (1)

【特許請求の範囲】
1. 複数チャンネルのアナログデータをＡ／Ｄ変換器に順次
   取込んでＡ／Ｄ変換し、前のチャンネルのアナログデー
   タのＡ／Ｄ変換終了をチェックしつつ次のチャンネルの
   アナログデータのＡ／Ｄ変換を行なって各チャンネルの
   アナログデータをデジタル変換してマイクロプロセッサ
   で読込むデータ読込み装置において、前記マイクロプロ
   セッサに割込み信号を周期的に供給する割込み発生回路
   と、この割込み発生回路からの割込み信号によって前記
   マイクロプロセッサから出力されるチャンネルセレクト
   信号に応動して各チャンネルのアナログデータを前記Ａ
   ／Ｄ変換器により順次デジタル変換させる信号を発生す
   るタイミング発生回路を設けたことを特徴とするデータ
   読込み装置。