JP2864541B2 - 誤り率測定回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、誤り率測定回路に関し、特に情報信号に冗
長ビットが付加される信号列を入力とする回路の情報信
号の誤り率を測定する誤り率測定回路に関する。

［従来の技術］ 従来の技術について図面を参照して説明する。

第２図は、従来の技術を示すブロック図である。

第２図に示す従来例は、送信側として、周波数f0の疑
似パターン11を発生させる誤り測定器１と、疑似パター
ン11を入力とし、冗長ビットを付加するために周波数を
f0からf1に変換する速度変換器２とを備えている。速度
変換後の疑似パターン12は、被測定回路（図示せず）に
入力される。

また、受信側としては、被測定回路（図示せず）を通
して出力させる疑似パターン13を入力とし、冗長ビット
を削除するために周波数をf1からf0に再変換する速度変
換器３と、速度変換後の疑似パターン14を入力とする誤
り測定器４とを備えて構成されている。

［発明が解決しようとする課題］ 情報信号に冗長ビットが付加される信号列を入力とす
る回路の情報信号の誤り率を測定する回路においては、
冗長用のタイムスロットを発生および削除する方法とし
て、非測定回路への入力前に周波数を高くして冗長ビッ
ト用タイムスロットを発生させ、誤り率測定前に周波数
を元に戻すことにより冗長ビットを削除するという方法
が一般的に用いられている。

この方法では、周波数を変化させるために２つの速度
変換器が必要となり、回路が大規模になるという問題点
がある。

［課題を解決するための手段］ 本発明は、上記の問題点に鑑みてなされたもので、速
度変換器を用いずに誤り率測定回路を構成することで回
路規模を小さくすること目的とし、この目的を達成する
ために、情報信号に冗長ビットが付加される信号列を入
力とする回路の情報信号の誤り率を測定する回路におい
て、送信側として冗長ビットの位置を示すパルスを発生
する手段と、冗長ビットの位置でパターンの発生を禁止
する疑似パターン発生手段と、受信側として被測定回路
の出力信号のタイミングより冗長ビットの位置を示すパ
ルスを発生する手段と、冗長ビットの位置のパターンを
無視する疑似パターン判定手段とから構成されている。

［実施例］ 以下、本発明の実施例を図面に基づいて説明する。

第１図は、本発明により誤り率測定回路の一実施例を
示すブロック図である。

第１図において、送信側としては、タイミングパルス
17を発生するタイミング発生部７と、タイミングパルス
17を入力とする疑似パターン発生器５とが備えられてい
る。また、受信側としては、非測定回路出力信号18を入
力とするタイミング発生部８と、タイミングパルス19お
よび疑似パターン16を入力とする疑似パターン判定器６
とが備えられている。

タイミング発生部７の出力であるタイミングパルス17
は冗長ビットの位置を示しており、これを疑似パターン
発生器５に入力し、そのパルス位置（冗長ビット位置）
でクロックを禁止することによってパターンの発生を禁
止した疑似パターン15を発生させる。疑似パターン15を
非測定回路に入力することにより疑似パターン16が得ら
れる。

非測定回路出力信号18（冗長ビットの付加される周期
を示す信号）をタイミング発生部８に入力することによ
り、冗長ビットの位置を示すタイミングパルス19を得
る。タイミングパルス19および疑似パターン16を入力と
する疑似パターン判定器６はタイミングパルス19の示す
冗長ビット位置でクロックを禁止して冗長部分のパター
ンを無視することにより疑似パターン（情報信号）の誤
り率の測定を行う。

このようにして、送信側で、冗長ビットの位置を示す
タイミングパルス17より冗長ビット部分が抜けた欠歯ク
ロックを作成し、冗長ビット部分のパターン発生を禁止
した疑似パターン15を発生させ、受信側で、非測定回路
の出力信号のタイミングパルス19より冗長ビットの位置
を測定し、冗長ビット部分が抜けた欠歯クロックを作成
することにより、冗長ビット部分のパターンを無視して
疑似パターン（情報信号）の判定を行うようにしてい
る。

なお、疑似パターン発生器５および疑似パターン判定
器６は、第２図に示した誤り測定器１および誤り測定器
４をそれぞれ用いることによって、回路構成をより簡単
にすることができ、この場合にも、第１図で説明した本
発明の実施例と同様の動作および効果が得られる。

［発明の効果］ 以上で説明したように、本発明は、情報信号に冗長ビ
ットが付加される信号列を入力とする回路の情報信号の
誤り率を測定する回路において、送信側として冗長ビッ
トの位置を示すパルスを発生する手段と、冗長ビットの
位置でパターンの発生を禁止する疑似パターン発生手段
と、受信側として被測定回路の出力信号のタイミングよ
り冗長ビットの位置を示すパルスを発生する手段と、冗
長ビットの位置のパターンを無視する疑似パターン判定
手段とを設けるように構成されている。

この構成により、送信側では、タイミングパルスの示
す冗長ビット位置で疑似パターン（情報信号）の発生を
禁止することにより冗長ビット用タイムスロットを発生
させ、受信側では、冗長ビット部分のパターンを無視す
ることにより疑似パターン（情報信号）の誤り率の測定
を行うようにして、速度変換器を用いずに誤り率測定回
路を構成することが可能となる。また、速度変換器を用
いないことから、回路規模を小さくすることが可能とな
る。

【図面の簡単な説明】

第１図は、本発明による誤り率測定回路の一実施例を示
すブロック図、 第２図は、従来の誤り率測定回路を示すブロック図であ
る。 ５……疑似パターン発生器 ６……疑似パターン判定器 ７……タイミング発生部 ８……タイミング発生部 15……疑似パターン 16……疑似パターン 17……タイミングパルス 18……非測定回路出力信号 19……タイミングパルス

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】情報信号に冗長ビットが付加される信号列
   を入力とする回路の情報信号の誤り率を測定する回路に
   おいて、送信側として冗長ビットの位置を示すパルスを
   発生する手段と、前記冗長ビットの位置でパターンの発
   生を禁止する疑似パターン発生手段と、受信側として被
   測定回路の出力信号のタイミングより冗長ビットの位置
   を示すパルスを発生する手段と、前記冗長ビットの位置
   のパターンを無視する疑似パターン判定手段とからなる
   ことを特徴とする誤り率測定回路。