JPH07183807A

JPH07183807A - Ａ／ｄ変換回路装置

Info

Publication number: JPH07183807A
Application number: JP5324136A
Authority: JP
Inventors: Hideo Inoue; 英生井上
Original assignee: Renesas Design Corp; Mitsubishi Electric Corp; Mitsubishi Electric Semiconductor Systems Corp
Current assignee: Renesas Design Corp; Mitsubishi Electric Corp; Mitsubishi Electric Semiconductor Systems Corp
Priority date: 1993-12-22
Filing date: 1993-12-22
Publication date: 1995-07-21

Abstract

(57)【要約】【目的】ソフトウェアの負担を軽減することが出来る
と共に、システム全体としての処理速度を低下させるこ
となくＡ／Ｄ変換を行なうことの出来るＡ／Ｄ変換回路
装置を得る。【構成】連続してアナログ／ディジタル変換を行なう
逐次変換方式のＡ／Ｄ変換器と、中央処理装置によりプ
リセットされた周期データに応じた周期の制御信号を出
力するプログラマブルタイマと、そのプログラマブルタ
イマが出力する制御信号を基に前記アナログ／ディジタ
ル変換結果が確定した時点でその確定したアナログ／デ
ィジタル変換結果を逐次近似レジスタから転送する制御
回路とを備えたＡ／Ｄ変換回路装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、Ａ／Ｄ変換器による
アナログ／ディジタル変換処理を制御するマイクロコン
ピュータの負担を軽減させることのできるＡ／Ｄ変換回
路装置に関するものである。

【０００２】

【従来の技術】図１３は、従来のＡ／Ｄ変換回路装置の
構成を示すブロック図であり、図において、１は中央処
理装置（以下、ＣＰＵという）、２は周期データがプリ
セットされこのプリセットされた周期データに応じたア
ンダーフロー信号を出力するプログラマブルタイマ、３
は連続してＡ／Ｄ変換を行なう逐次近似比較方式のＡ／
Ｄ変換器、４はＡ／Ｄ変換の開始と同時に内容がクリア
されＡ／Ｄ変換結果が格納される逐次近似レジスタ、５
は逐次近似レジスタ４に格納されたＡ／Ｄ変換結果を変
換結果格納レジスタ６に転送する制御回路、７０はＣＰ
Ｕ１に対し割り込みを行なうための割込信号を発生する
割込発生回路である。

【０００３】次にこのＡ／Ｄ変換回路装置におけるＡ／
Ｄ変換動作をＣＰＵ１を中心に説明する。まず、ＣＰＵ
１はＡ／Ｄ変換器３へＡ／Ｄ変換起動指令信号を出力し
Ａ／Ｄ変換器３を起動させ、次にプログラマブルタイマ
２を起動させる。プログラマブルタイマ２には周期デー
タがプリセットされ、この周期データに応じた周期でア
ンダーフロー信号を割込発生回路７０に出力する。アン
ダーフロー信号が入力された割込発生回路７０は、割込
信号をＣＰＵ１の割込信号入力端子に出力し、ＣＰＵ１
はこの割込信号により割込処理に移行する。この割込処
理ではＣＰＵ１は割込ルーチンの先頭アドレスにジャン
プして、そのジャンプ先アドレスに記述されている転送
命令を実行する。この転送命令は、逐次近似レジスタ４
に格納されているＡ／Ｄ変換結果を制御回路５を介して
変換結果格納レジスタ６に転送するための命令であり、
Ａ／Ｄ変換器３においてＡ／Ｄ変換が終了したことを示
す終了ビットがセットされるのを待ち、この終了ビット
がセットされたことを知ることで逐次近似レジスタ４に
格納されているＡ／Ｄ変換結果を制御回路５により変換
結果格納レジスタ６に転送する。

【０００４】

【発明が解決しようとする課題】従来のＡ／Ｄ変換回路
装置は以上のように構成されているので、ＣＰＵ１に対
する周期的な割り込みによりＡ／Ｄ変換結果が変換結果
格納レジスタ６に転送されるため、ＣＰＵ１は周期的に
Ａ／Ｄ変換結果転送のためのプログラムを実行しており
その間他の処理が中断されてしまい、システム全体とし
ての処理速度が制限されると共にソフトウェアの負担が
大きいなどの問題点があった。

【０００５】この発明は上記のような問題点を解消する
ためになされたもので、ソフトウェアの負担を軽減する
ことが出来ると共に、システム全体としての処理速度を
低下させることなくＡ／Ｄ変換を行なうことの出来るＡ
／Ｄ変換回路装置を得ることを目的とする。

【０００６】

【課題を解決するための手段】請求項１の発明に係るＡ
／Ｄ変換回路装置は、連続してアナログ／ディジタル変
換を行なう逐次変換方式のＡ／Ｄ変換器と、中央処理装
置によりプリセットされた周期データに応じた周期の制
御信号を出力するプログラマブルタイマと、そのプログ
ラマブルタイマが出力する制御信号を基に前記アナログ
／ディジタル変換結果が確定した時点でその確定したア
ナログ／ディジタル変換結果を逐次近似レジスタから転
送する制御回路とを備えたものである。

【０００７】請求項２の発明に係るＡ／Ｄ変換回路装置
は、複数の入力チャネルを有し、連続してアナログ／デ
ィジタル変換を行なう逐次変換方式のＡ／Ｄ変換器と、
中央処理装置によりプリセットされた周期データに応じ
た周期の制御信号を出力するプログラマブルタイマと、
そのプログラマブルタイマが出力する制御信号を基に前
記Ａ／Ｄ変換器の複数の入力チャネルの内の特定の入力
チャネルからの信号を前記Ａ／Ｄ変換器に入力する制御
回路とを備えたものである。

【０００８】請求項３の発明に係るＡ／Ｄ変換回路装置
は、逐次変換方式のＡ／Ｄ変換器と、中央処理装置によ
り周期データがプリセットされ、上記Ａ／Ｄ変換器のア
ナログ／ディジタル変換中は動作を停止し、また上記Ａ
／Ｄ変換器のアナログ／ディジタル変換が終了した時点
で動作を開始し、上記周期データに応じた周期の制御信
号を出力するプログラマブルタイマと、そのプログラマ
ブルタイマが出力する制御信号により前記Ａ／Ｄ変換器
を起動させる制御回路とを備えたものである。

【０００９】請求項４の発明に係るＡ／Ｄ変換回路装置
は、アナログ／ディジタル変換結果を格納する逐次近似
レジスタを複数の逐次変換レジスタのいずれかにアナロ
グ／ディジタル変換の回毎にＡ／Ｄ変換終了信号を基に
振り分け、またプログラマブルタイマから出力される制
御信号によりアナログ／ディジタル変換結果が確定して
いる方の逐次近似レジスタの内容を転送する制御回路を
備えたものである。

【００１０】請求項５の発明に係るＡ／Ｄ変換回路装置
は、アナログ／ディジタル変換結果を格納する逐次近似
レジスタを複数の逐次近似レジスタのいずれかにアナロ
グ／ディジタル変換の回毎にＡ／Ｄ変換終了信号を基に
振り分け、またプログラマブルタイマから制御信号が出
力されたときにアナログ／ディジタル変換結果が確定し
ていない方の逐次変換レジスタの内容の確定を待ち、こ
の内容が確定したときにその確定したアナログ／ディジ
タル変換結果を転送する制御回路を備えたものである。

【００１１】請求項６の発明に係るＡ／Ｄ変換回路装置
は、複数の入力チャネルを有した逐次変換方式のＡ／Ｄ
変換器と、中央処理装置によりプリセットされた周期デ
ータに応じた周期の制御信号を出力するプログラマブル
タイマと、そのプログラマブルタイマが出力する制御信
号毎に前記Ａ／Ｄ変換器の複数の入力チャネルを順次ス
キャンしてその入力チャネルからの信号を前記Ａ／Ｄ変
換器に入力する制御回路を備えたものである。

【００１２】請求項７の発明に係るＡ／Ｄ変換回路装置
は、スキャンモードが設定可能な逐次変換方式のＡ／Ｄ
変換器と、中央処理装置によりプリセットされた周期デ
ータに応じた周期の制御信号を出力するプログラマブル
タイマと、逐次近似レジスタに格納されスキャンチャネ
ルの確定したアナログ／ディジタル変換結果が格納され
る複数の変換結果格納レジスタと、上記プログラマブル
タイマから出力される制御信号毎にあらかじめ指定され
たスキャンチャネルのアナログ／ディジタル変換結果
を、上記逐次近似レジスタから上記変換結果格納レジス
タに順次転送する制御回路とを備えたものである。

【００１３】請求項８の発明に係るＡ／Ｄ変換回路装置
は、スキャンモードが設定可能な逐次変換方式のＡ／Ｄ
変換器と、中央処理装置によりプリセットされた周期デ
ータに応じた周期の制御信号を出力するプログラマブル
タイマと、逐次近似レジスタに格納されスキャンチャネ
ルの確定したアナログ／ディジタル変換結果が順次格納
される上記スキャンチャネルに夫々対応した複数の変換
結果格納レジスタと、上記プログラマブルタイマから出
力される制御信号毎にあらかじめ指定された上記変換結
果格納レジスタに格納されているアナログ／ディジタル
変換結果を読み出し転送を行なう制御回路とを備えたも
のである。

【００１４】請求項９の発明に係るＡ／Ｄ変換回路装置
は、スキャンモードへの切り替えが可能な逐次変換方式
のＡ／Ｄ変換器と、プログラマブルタイマから出力され
る制御信号により上記Ａ／Ｄ変換器のスキャンモードへ
の切り替えを行なうモード切替え制御手段とを有し、さ
らにスキャンモードへの切り替えが行なわれていないと
きには特定チャネルのアナログ／ディジタル変換を連続
しておこない、またスキャンモードへの切り替えが行な
われたときにはあらかじめ指定されたスキャンチャネル
のアナログ／ディジタル変換を行ない、そのアナログ／
ディジタル変換結果を上記逐次近似レジスタから上記変
換結果格納レジスタに順次転送し、そのスキャンチャネ
ルのアナログ／ディジタル変換が終了すると上記特定チ
ャネルのアナログ／ディジタル変換を連続して行なう制
御回路を備えたものである。

【００１５】

【作用】請求項１の発明におけるＡ／Ｄ変換回路装置
は、プログラマブルタイマが出力する制御信号を基に、
アナログ／ディジタル変換結果が確定した時点でその確
定したアナログ／ディジタル変換結果を制御回路により
逐次近似レジスタから転送することでＡ／Ｄ変換を行な
うことが出来るので、中央処理装置がプログラムを実行
することにより行なう場合に比べ中央処理装置の負担が
軽減すると共に、システム全体としての処理速度を低下
させることなくＡ／Ｄ変換を行なうことが可能となる。

【００１６】請求項２の発明におけるＡ／Ｄ変換回路装
置は、プログラマブルタイマが出力する制御信号を基に
Ａ／Ｄ変換器の複数の入力チャネルの内の特定の入力チ
ャネルからの信号が前記Ａ／Ｄ変換器に入力されるよう
に制御回路により直接制御されＡ／Ｄ変換が行なわれる
ので、中央処理装置がプログラムを実行することにより
行なう場合に比べ中央処理装置の負担が軽減すると共
に、システム全体としての処理速度を低下させることな
くＡ／Ｄ変換を行なうことが可能となる。

【００１７】請求項３の発明におけるＡ／Ｄ変換回路装
置は、プログラマブルタイマが出力する制御信号により
Ａ／Ｄ変換器が起動され、また上記プログラマブルタイ
マはアナログ／ディジタル変換が終了した時点で再起動
されＡ／Ｄ変換が行なわれるので、中央処理装置がプロ
グラムを実行することにより行なう場合に比べ中央処理
装置の負担が軽減すると共に、システム全体としての処
理速度を低下させることなくＡ／Ｄ変換を行なうことが
可能となる。

【００１８】請求項４の発明におけるＡ／Ｄ変換回路装
置は、アナログ／ディジタル変換結果の格納先の逐次近
似レジスタが複数の逐次変換レジスタのいずれかにアナ
ログ／ディジタル変換の回毎にＡ／Ｄ変換終了信号を基
に振り分けられ、またプログラマブルタイマから出力さ
れる制御信号により、確定しているアナログ／ディジタ
ル変換結果が上記逐次近似レジスタから転送されＡ／Ｄ
変換が行なわれるので、中央処理装置がプログラムを実
行することにより行なう場合に比べ中央処理装置の負担
が軽減すると共に、システム全体としての処理速度を低
下させることなくＡ／Ｄ変換を行なうことが可能とな
る。

【００１９】請求項５の発明におけるＡ／Ｄ変換回路装
置は、アナログ／ディジタル変換結果を格納する逐次近
似レジスタを複数の逐次近似レジスタのいずれかにアナ
ログ／ディジタル変換の回毎にＡ／Ｄ変換終了信号を基
に振り分け、またプログラマブルタイマから制御信号が
出力されたときにアナログ／ディジタル変換結果が確定
していない方の逐次変換レジスタの内容の確定を待ち、
この内容が確定したときにその確定したアナログ／ディ
ジタル変換結果を転送するなどの動作を制御回路により
直接行ないＡ／Ｄ変換を行なうので、中央処理装置がプ
ログラムを実行することにより行なう場合に比べ中央処
理装置の負担が軽減すると共に、システム全体としての
処理速度を低下させることなくＡ／Ｄ変換を行なうこと
が可能となる。

【００２０】請求項６の発明におけるＡ／Ｄ変換回路装
置は、プログラマブルタイマが出力する制御信号を基に
Ａ／Ｄ変換器の複数の入力チャネルを順次スキャンし、
その入力チャネルからの信号を前記Ａ／Ｄ変換器に入力
し、これら制御を制御回路により直接行ないＡ／Ｄ変換
結果を得るので、中央処理装置がプログラムを実行する
ことにより行なう場合に比べ中央処理装置の負担が軽減
すると共に、システム全体としての処理速度を低下させ
ることなくＡ／Ｄ変換を行なうことが可能となる。

【００２１】請求項７の発明におけるＡ／Ｄ変換回路装
置は、プログラマブルタイマから出力される制御信号毎
にあらかじめ指定されたスキャンチャネルのアナログ／
ディジタル変換結果を、制御回路により直接制御して逐
次近似レジスタから変換結果格納レジスタに順次転送し
Ａ／Ｄ変換結果を得るので、中央処理装置がプログラム
を実行することにより行なう場合に比べ中央処理装置の
負担が軽減すると共に、システム全体としての処理速度
を低下させることなくＡ／Ｄ変換を行なうことが可能と
なる。

【００２２】請求項８の発明におけるＡ／Ｄ変換回路装
置は、プログラマブルタイマから出力される制御信号毎
にあらかじめ指定された上記変換結果格納レジスタに格
納されているアナログ／ディジタル変換結果を読み出し
転送を行なう動作を制御回路により直接制御して行ない
Ａ／Ｄ変換結果を得るので、中央処理装置がプログラム
を実行することにより行なう場合に比べ中央処理装置の
負担が軽減すると共に、システム全体としての処理速度
を低下させることなくＡ／Ｄ変換を行なうことが可能と
なる。

【００２３】請求項９の発明におけるＡ／Ｄ変換回路装
置は、スキャンモードへの切り替えが行なわれたとき
に、あらかじめ指定されたスキャンチャネルのアナログ
／ディジタル変換を行ない、そのアナログ／ディジタル
変換結果を逐次近似レジスタから変換結果格納レジスタ
に順次転送し、そのスキャンチャネルのアナログ／ディ
ジタル変換が終了すると特定チャネルのアナログ／ディ
ジタル変換を連続して行なう動作を制御回路により直接
制御してＡ／Ｄ変換結果を得るので、中央処理装置がプ
ログラムを実行することにより行なう場合に比べ中央処
理装置の負担が軽減すると共に、システム全体としての
処理速度を低下させることなくＡ／Ｄ変換を行なうこと
が可能となる。

【００２４】

【実施例】

実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１において図１３と同一または相当の部
分については同一の符号を付し説明を省略する。図にお
いて７は逐次近似レジスタ４に格納されたアナログ／デ
ィジタル変換結果を変換結果格納レジスタ６に転送する
転送制御信号を生成し出力する制御回路である。

【００２５】図３は、この制御回路の構成の概略を示す
回路図であり、図において７ａは逐次近似レジスタ４に
格納されたアナログ／ディジタル変換結果の出力バッフ
ァ回路である。７ｂは出力バッファ回路７ａのコントロ
ール信号を、Ａ／Ｄ変換が終了したことを示すＡ／Ｄ終
了ビット３ａとプログラマブルタイマ２から出力される
アンダーフロー信号（以下、ＵＤＦという）２ａを基に
生成し出力するアンド回路である。

【００２６】次に動作を説明する。ＣＰＵ１は図示して
いないメインプログラムに記述されたＡ／Ｄ変換器３の
起動命令を実行し、Ａ／Ｄ変換器３を起動する。Ａ／Ｄ
変換器３は、逐次近似レジスタ４に格納されたアナログ
／ディジタル変換結果が確定するたびに終了フラグを立
てＡ／Ｄ終了ビットをセットした後、その終了フラグを
リセットし、再度アナログ／ディジタル変換を開始する
動作を繰り返す。ＣＰＵ１はＡ／Ｄ変換器３を起動した
後、プログラマブルタイマ２を起動する。この場合、Ａ
／Ｄ変換器３とプログラマブルタイマ２の起動順序は逆
であってもよい。

【００２７】プログラマブルタイマ２はプリセットされ
た周期データに対しダウンカウントを実行し、このカウ
ント値が零になった時点でＵＤＦ２ａを出力する動作を
繰り返す。プログラマブルタイマ２から出力されたＵＤ
Ｆ２ａは制御回路７に供給される。制御回路７では、図
３に示すようにＵＤＦ２ａとＡ／Ｄ終了ビット３ａが共
に出力されたときに限り転送制御信号を生成し出力バッ
ファ回路７ａに出力し、逐次変換レジスタ４に格納され
ている確定したアナログ／ディジタル変換結果を変換結
果格納レジスタ６に転送する。

【００２８】図２は、以上説明したＡ／Ｄ変換回路装置
の各部の動作波形を示すタイミングチャートである。同
図（イ）はＡ／Ｄ変換器３の各回のアナログ／ディジタ
ル変換毎の動作タイミングを示すタイミング波形、同図
（ロ）はＡ／Ｄ終了ビット３ａの出力タイミングを示す
タイミング波形、同図（ハ）はプログラマブルタイマ２
のカウント開始とカウント終了のタイミングを示すタイ
ミング波形、同図（ニ）はプログラマブルタイマ２から
出力されるＵＤＦ２ａのタイミング波形、同図（ホ）は
制御回路７から出力される転送制御信号を示している。

【００２９】このタイミングチャートに示されているよ
うに、プログラマブルタイマ２からＵＤＦ２ａが出力さ
れた後Ａ／Ｄ終了ビット３ａが初めてセットされたタイ
ミングで転送制御信号が出力され、変換結果格納レジス
タ６へアナログ／ディジタル変換結果が転送される。転
送制御信号はプログラマブルタイマ２にも供給され、こ
の転送制御信号の立ち上がりによりプログラマブルタイ
マ２が再起動される。

【００３０】以上説明したようにこの実施例によれば、
ＣＰＵ１の割り込み処理によりアナログ／ディジタル変
換が実行されたり、アナログ／ディジタル変換結果の転
送が行なわれるのではなく、プログラマブルタイマ２か
らＵＤＦ２ａが出力されていると、Ａ／Ｄ終了ビットが
セットされたタイミングで制御回路７によりリアルタイ
ムに転送が行なわれるため、ＣＰＵの負担が軽減すると
共に、処理速度の早いＡ／Ｄ変換処理を行なうことが可
能となる。

【００３１】実施例２．以下、請求項２の発明の一実施
例を図について説明する。図４は、本実施例のＡ／Ｄ変
換回路装置の構成を示すブロック図であり、図４におい
て図１と同一または相当の部分については同一の符号を
付し説明を省略する。図において８ａ〜８ｄは複数のア
ナログ信号の入力チャネル、９ａは入力チャネル８ａか
ら供給されるアナログ信号の通過を制御するスイッチ回
路、９ｂは入力チャネル８ｂから供給されるアナログ信
号の通過を制御するスイッチ回路、９ｃは入力チャネル
８ｃから供給されるアナログ信号の通過を制御するスイ
ッチ回路、９ｄは入力チャネル８ｄから供給されるアナ
ログ信号の通過を制御するスイッチ回路である。１０は
プログラマブルタイマ２から出力されるＵＤＦ２ａによ
り前記スイッチ回路９ｄを制御する制御回路である。

【００３２】次に動作について説明する。Ａ／Ｄ変換器
３は、予め設定された入力チャネル（この場合、入力チ
ャネル８ａ）のアナログ／ディジタル変換を繰り返し行
ない、逐次近似レジスタ４に格納されたアナログ／ディ
ジタル変換結果が確定する毎にそのアナログ／ディジタ
ル変換結果を変換結果格納レジスタ６に自動的に転送す
る。プログラマブルタイマ２からＵＤＦ２ａが出力され
ると、制御回路１０は予め設定された入力チャネル（こ
の場合、入力チャネル８ｄ）への切り替えを行なうため
に、スイッチ回路９ａを開状態にすると共にスイッチ回
路９ｄを閉成し、ＵＤＦ２ａに応じて周期的に特定チャ
ネルのアナログ／ディジタル変換結果を得ることが出来
る。

【００３３】図５は、プログラマブルタイマ２から出力
されるＵＤＦと、制御される入力チャネルの関係を示し
ており、通常は入力チャネル８ａから供給されるアナロ
グ信号をアナログ／ディジタル変換しており、プログラ
マブルタイマ２からＵＤＦが出力されると入力チャネル
８ｄに切り替えられる場合を示している。

【００３４】以上説明したようにこの実施例によれば、
ＣＰＵ１の割り込み処理によりアナログ／ディジタル変
換が行なわれたり、アナログ／ディジタル変換結果の転
送が行なわれたり、入力チャネルが選択される構成では
なく、プログラマブルタイマ２から出力されるＵＤＦに
より制御回路１０が入力チャネルを特定の入力チャネル
に切り替える構成であるから、ＣＰＵの負担が軽減する
と共に、従来のような割り込みを用いて行なう場合に比
べシステム全体の処理速度が犠牲にならず、処理速度の
早いＡ／Ｄ変換処理を行なうことが可能となる。

【００３５】実施例３．以下、請求項３の発明の一実施
例を図について説明する。図６は、本実施例のＡ／Ｄ変
換回路装置の構成を示すブロック図であり、図６におい
て図１と同一または相当の部分については同一の符号を
付し説明を省略する。図において１１はＡ／Ｄ変換器３
の起動および停止を制御する制御回路、１２はＡ／Ｄ終
了ビット３ａによりプログラマブルタイマ２の動作を制
御するタイマ・イネーブル制御回路である。

【００３６】この実施例では、Ａ／Ｄ変換器３が起動さ
れ１回目のアナログ／ディジタル変換が終了し、Ａ／Ｄ
終了ビット３ａがセットされると、タイマ・イネーブル
制御回路１２によりプログラマブルタイマ２が起動す
る。プログラマブルタイマ２が動作している間は、Ａ／
Ｄ変換器３は動作を停止しており、プログラマブルタイ
マ２から出力されるＵＤＦ２ａにより再度次のアナログ
／ディジタル変換を開始する。そして、アナログ／ディ
ジタル変換が終了しこのときのＡ／Ｄ変換器３のＡ／Ｄ
終了ビット３ａにより再度プログラマブルタイマ２はカ
ウントを開始する。アナログ／ディジタル変換結果は、
１回のアナログ／ディジタル変換が終了するたびに、逐
次近似レジスタ４から変換結果格納レジスタ６に転送さ
れる。

【００３７】以上説明したようにこの実施例によれば、
ＣＰＵ１の割り込み処理によりアナログ／ディジタル変
換が行なわれたり、アナログ／ディジタル変換結果の転
送が行なわれる構成ではなく、プログラマブルタイマ２
からＵＤＦが出力されると、これによりアナログ／ディ
ジタル変換が行なわれ、そのアナログ／ディジタル変換
結果はＣＰＵ１を介することなく変換結果格納レジスタ
６に転送されるので、ＣＰＵの負担が軽減すると共に、
高速でＡ／Ｄ変換処理を行なうことが可能となる。

【００３８】実施例４．以下、請求項４の発明の一実施
例を図について説明する。図７は、本実施例のＡ／Ｄ変
換回路装置の構成を示すブロック図であり、図７におい
て図１と同一または相当の部分については同一の符号を
付し説明を省略する。図において１５は第１の逐次近似
レジスタ、１６は第２の逐次近似レジスタ、１７はＡ／
Ｄ終了ビットを基に生成されるＡ／Ｄ終了信号である。
２０はＡ／Ｄ終了信号１７により制御されるスイッチ回
路であり、Ａ／Ｄ変換器３のアナログ／ディジタル変換
結果を格納するレジスタとして第１の逐次近似レジスタ
１５を使用するときに閉成される。２２は同様に第２の
逐次近似レジスタ１６を使用するときに閉成されるスイ
ッチ回路である。

【００３９】２１は第１の逐次近似レジスタ１５に格納
されたアナログ／ディジタル変換結果を変換結果格納レ
ジスタ６に転送する際に閉成されるスイッチ回路、２３
は第２の逐次近似レジスタ１５に格納されたアナログ／
ディジタル変換結果を変換結果格納レジスタ６に転送す
る際に閉成されるスイッチ回路である。２４はＡ／Ｄ終
了信号１７とプログラマブルタイマ２から出力されるＵ
ＤＦとにより、スイッチ回路２１とスイッチ回路２３の
オン／オフを制御するオン／オフ制御信号を生成し出力
する制御回路である。この制御回路２４は、プログラマ
ブルタイマ２からＵＤＦが出力された時点において、Ａ
／Ｄ終了信号１７により閉成されたスイッチ回路により
使用中となっている逐次近似レジスタではない、すでに
確定したアナログ／ディジタル変換結果が格納されてい
る逐次近似レジスタの側のスイッチ回路２１あるいはス
イッチ回路２３を識別し選択する識別選択回路を有して
いる。

【００４０】次に動作について説明する。最初スイッチ
回路２０，２１，２２，２３は開いた状態にある。連続
してアナログ／ディジタル変換を行なうＡ／Ｄ変換器３
を起動させると、まずスイッチ回路２０が閉成され、第
１の逐次近似レジスタ１５にアナログ／ディジタル変換
結果が格納される。このアナログ／ディジタル変換が終
了して第１の逐次近似レジスタ１５に格納されているア
ナログ／ディジタル変換結果が確定した状態になると、
Ａ／Ｄ終了信号１７によりスイッチ回路２０が開くと共
にスイッチ回路２２が閉成される。

【００４１】Ａ／Ｄ変換器３が次のアナログ／ディジタ
ル変換を開始すると、このアナログ／ディジタル変換結
果は第２の逐次近似レジスタ１６に格納される。そし
て、第２の逐次近似レジスタ１６に格納されたアナログ
／ディジタル変換結果が確定すると再度Ａ／Ｄ終了信号
１７によりスイッチ回路２２が開くと共にスイッチ回路
２０が閉成される。このようにアナログ／ディジタル変
換結果は、第１の逐次近似レジスタ１５と第２の逐次近
似レジスタ１６にアナログ／ディジタル変換毎に振り分
けられる。

【００４２】一方、プログラマブルタイマ２の起動は、
Ａ／Ｄ変換器３の起動と同時または起動後あるいは起動
前に行なわれ、プログラマブルタイマ２からＵＤＦ２ａ
が出力されると、その時点においてＡ／Ｄ終了信号１７
により閉成されたスイッチ回路により使用中となってい
る逐次近似レジスタでない、既に確定したアナログ／デ
ィジタル変換結果が格納されている逐次近似レジスタの
側のスイッチ回路２１あるいはスイッチ回路２３が制御
回路２４により制御されて閉成される。この結果、プロ
グラマブルタイマ２からＵＤＦ２ａが出力された時点
で、すでに確定しているアナログ／ディジタル変換結果
が変換結果格納レジスタ６に転送される。

【００４３】以上説明したようにこの実施例によれば、
ＣＰＵ１の割り込み処理によりアナログ／ディジタル変
換が制御されたり、アナログ／ディジタル変換結果の転
送が行なわれる構成ではなく、プログラマブルタイマ２
からＵＤＦが出力されるとそのときにすでに確定してい
るアナログ／ディジタル変換結果が、ＣＰＵを介するこ
となく制御回路２４により第１の逐次近似レジスタ１５
あるいは第２の逐次近似レジスタ１６から変換結果格納
レジスタ６に転送されるので、中央処理装置の負担が軽
減すると共に、システム全体の処理速度の低下を招来す
ることがない。

【００４４】実施例５．なお、前記実施例４では、プロ
グラマブルタイマ２からＵＤＦ２ａが出力されるとその
ときにすでに確定しているアナログ／ディジタル変換結
果が、制御回路２４により第１の逐次近似レジスタ１５
あるいは第２の逐次近似レジスタ１６から変換結果格納
レジスタ６に転送されるように構成したが、プログラマ
ブルタイマ２からＵＤＦが出力されたときにアナログ／
ディジタル変換結果が確定していない第１の逐次近似レ
ジスタ１５あるいは第２の逐次近似レジスタ１６から、
そのアナログ／ディジタル変換結果が確定するのを待っ
て変換結果格納レジスタ６に転送するように構成しても
よい。このように構成した場合には、最新のアナログ／
ディジタル変換結果を得ることができる。

【００４５】実施例６．以下、請求項６の発明の一実施
例を説明する。本実施例の構成は、図４に示したＡ／Ｄ
変換回路装置と同様である。この実施例のＡ／Ｄ変換器
３はスキャンモードにより動作し、このため制御回路１
０はプログラマブルタイマ２からＵＤＦ２ａが出力され
るたびにスイッチ回路９ａからスイッチ回路９ｄまでの
オン／オフを順番に制御してスキャンし、入力チャネル
８ａから入力チャネル８ｄまで順に切り替える。

【００４６】図８は、制御回路１０によるスキャンによ
り入力チャネルが走査され、ＵＤＦが出力されるたびに
チャネル（０）からチャネル（３）まで順に切り替えら
れる状態を示すタイミング図である。

【００４７】この実施例によれば、ＣＰＵ１の割り込み
処理によりアナログ／ディジタル変換が行なわれたり、
アナログ／ディジタル変換結果の転送が行なわれたり、
入力チャネルが選択される構成ではなく、プログラマブ
ルタイマ２から出力されるＵＤＦにより制御回路１０が
入力チャネルを順に切り替える構成であるから、中央処
理装置の負担が軽減すると共に、従来のような割り込み
を用いて行なう場合に比べシステム全体の処理速度が犠
牲にならず、処理速度の早いＡ／Ｄ変換処理を行なうこ
とが可能となる。

【００４８】実施例７．以下、請求項７の発明の一実施
例を図について説明する。図９は、本実施例のＡ／Ｄ変
換回路装置の構成を示すブロック図であり、図９におい
て図１と同一または相当の部分については同一の符号を
付し説明を省略する。図において３１は逐次近似レジス
タ４に格納されたアナログ／ディジタル変換結果の転送
先である第１の変換結果格納レジスタ、３２は同様に第
２の変換結果格納レジスタ、３３は同様に第３の変換結
果格納レジスタである。３４と３５と３６は制御回路３
７により制御されるスイッチ回路である。この実施例で
は、Ａ／Ｄ変換器３はスキャンモードを有しており、各
変換結果格納レジスタは夫々前記スキャンモードにおけ
るＡ／Ｄ変換チャネルに１対１で対応している。すなわ
ち、第１の変換結果格納レジスタ３１はＡ／Ｄ変換チャ
ネル（０）のアナログ／ディジタル変換結果が格納され
るレジスタ、第２の変換結果格納レジスタ３２はＡ／Ｄ
変換チャネル（１）のアナログ／ディジタル変換結果が
格納されるレジスタ、第３の変換結果格納レジスタ３３
はＡ／Ｄ変換チャネル（２）のアナログ／ディジタル変
換結果が格納されるレジスタである。

【００４９】Ａ／Ｄ変換器３は予め指定されたスキャン
順にアナログ／ディジタル変換を繰り返している。制御
回路３７は、プログラマブルタイマ２からＵＤＦ２ａが
出力されると第１の変換結果格納レジスタ３１に対して
スイッチ回路３４を制御してＡ／Ｄ変換チャネル（０）
のアナログ／ディジタル変換結果を格納し、また次のＵ
ＤＦ２ａが出力されると第２の変換結果格納レジスタ３
２に対してはスイッチ回路３５を制御してＡ／Ｄ変換チ
ャネル（１）のアナログ／ディジタル変換結果を格納
し、さらに次のＵＤＦ２ａが出力されると第３の変換結
果格納レジスタ３３に対してはスイッチ回路３６を制御
してＡ／Ｄ変換チャネル（２）のアナログ／ディジタル
変換結果を格納する。

【００５０】図１０は、制御回路３７により夫々の変換
結果格納レジスタに、対応するＡ／Ｄ変換チャネルのア
ナログ／ディジタル変換結果が格納される状態を示すタ
イミング図である。

【００５１】以上のようにこの実施例によれば、ＣＰＵ
１の割り込み処理によりアナログ／ディジタル変換が行
なわれたり、Ａ／Ｄ変換チャネルや変換結果格納レジス
タが選択される構成ではなく、プログラマブルタイマ２
から出力されるＵＤＦにより制御回路３７が変換結果格
納レジスタを切り替える構成であるから、ＣＰＵの負担
が軽減すると共に、従来のような割り込みを用いて行な
う場合に比べシステム全体の処理速度が犠牲にならず、
処理速度の早いＡ／Ｄ変換処理を行なうことが可能とな
る。

【００５２】実施例８．以下、請求項８の発明の一実施
例を図について説明する。図１１は、本実施例のＡ／Ｄ
変換回路装置の構成を示すブロック図であり、図１１に
おいて図９と同一または相当の部分については同一の符
号を付し説明を省略する。図において３８と３９と４０
は制御回路３７により制御されるスイッチ回路、４１は
予め設定された周期的なＡ／Ｄ変換チャネルのアナログ
／ディジタル変換結果を格納する周期的変換結果格納レ
ジスタである。

【００５３】図１２は、予め設定された周期的なＡ／Ｄ
変換チャネルのアナログ／ディジタル変換結果が、制御
回路３７により周期的変換結果格納レジスタ４１に格納
される状態を示すタイミング図である。

【００５４】この実施例では、プログラマブルタイマ２
からＵＤＦが出力されると、制御回路３７は、スイッチ
回路３４とスイッチ回路３５とスイッチ回路３６などを
制御し、第１の変換結果格納レジスタ３１には予め設定
された周期的なＡ／Ｄ変換チャネル（１）のアナログ／
ディジタル変換結果を格納し、第２の変換結果格納レジ
スタ３２に対してはＡ／Ｄ変換チャネル（２）のアナロ
グ／ディジタル変換結果を格納し、さらに第３の変換結
果格納レジスタ３３に対してはＡ／Ｄ変換チャネル
（３）のアナログ／ディジタル変換結果を格納する。

【００５５】また制御回路３７は、プログラマブルタイ
マ２からＵＤＦが出力されると予め設定されたＡ／Ｄ変
換チャネルのアナログ／ディジタル変換結果を、スイッ
チ回路３８あるいはスイッチ回路３９あるいはスイッチ
回路４０などを制御して対応する変換結果格納レジスタ
から読み出し、周期的変換結果格納レジスタ４１に転送
する。

【００５６】この実施例によれば、ＣＰＵ１の割り込み
処理によりアナログ／ディジタル変換が行なわれたり、
Ａ／Ｄ変換チャネルや変換結果格納レジスタを選択した
り、アナログ／ディジタル変換結果の転送が行なわれる
構成ではなく、プログラマブルタイマ２から出力される
ＵＤＦにより制御回路３７が変換結果格納レジスタを選
択し、またアナログ／ディジタル変換結果を転送する構
成であるから、中央処理装置の負担が軽減すると共に、
従来のような割り込みを用いて行なう場合に比べシステ
ム全体の処理速度が犠牲にならず、速度の早いＡ／Ｄ変
換処理を行なうことが可能となる。

【００５７】実施例９．以下、請求項９の発明の一実施
例を説明する。本実施例の構成は図１１に示したＡ／Ｄ
変換回路装置の構成と同一である。しかしながら本実施
例でのＡ／Ｄ変換器３は通常モードとスキャンモードと
の切り替えが可能なように構成されている。この動作モ
ードの切り替えは、ＣＰＵ１により最初にＡ／Ｄ変換器
３を起動する際に行なわれると共に、プログラマブルタ
イマ２から出力されるＵＤＦにより制御回路３７に設け
られたモード切替え制御手段３７ａによっても行なわ
れ、起動後のＡ／Ｄ変換器３の通常モードとスキャンモ
ードとの切り替えはこのモード切替え制御手段３７ａに
より行なわれる。

【００５８】すなわち、プログラマブルタイマ２がカウ
ントを行なっている期間では、Ａ／Ｄ変換器３は特定の
チャネル、この場合、Ａ／Ｄ変換チャネル（０）のみを
アナログ／ディジタル変換しており、プログラマブルタ
イマ２がＵＤＦを出力すると制御回路３７のモード切替
え制御手段３７ａは、Ａ／Ｄ変換器３の動作モードを通
常モードからスキャンモードに切り替える。このスキャ
ンモードでは、制御回路３７は予め設定された周期的な
Ａ／Ｄ変換チャネルのアナログ／ディジタル変換を行な
う。

【００５９】図１２は、プログラマブルタイマ２から出
力されたＵＤＦによりＡ／Ｄ変換器３の動作モードが通
常モードからスキャンモードに切り替えられたときのタ
イミング図である。

【００６０】なお、制御回路３７は予め設定された周期
的なＡ／Ｄ変換チャネルのアナログ／ディジタル変換が
終了したときにプログラマブルタイマ２から次のＵＤＦ
が出力されていないときには、本実施例ではＡ／Ｄ変換
チャネル（０）のアナログ／ディジタル変換を行なう。

【００６１】この実施例によれば、ＣＰＵ１の割り込み
処理によりＡ／Ｄ変換器３の動作モードが切り替えられ
る構成ではなく、プログラマブルタイマ２から出力され
るＵＤＦにより制御回路３７のモード切替え制御手段３
７ａがＡ／Ｄ変換器３の動作モードを切り替え、またア
ナログ／ディジタル変換結果も制御回路３７によるスイ
ッチ回路の制御により転送されるので、中央処理装置の
負担が軽減すると共に、従来のような割り込みを用いて
行なう場合に比べシステム全体の処理速度が犠牲になら
ず、速度の早いＡ／Ｄ変換処理を行なうことが可能とな
る。

【００６２】

【発明の効果】以上のように、請求項１の発明によれ
ば、プログラマブルタイマが出力する制御信号を基に、
アナログ／ディジタル変換結果が確定した時点でその確
定したアナログ／ディジタル変換結果を逐次近似レジス
タから制御回路により転送するように構成したので、Ｃ
ＰＵがプログラムを実行することにより行なう場合に比
べＣＰＵの負担が軽減すると共に、システム全体として
の処理速度を低下させることなくＡ／Ｄ変換処理を行な
うことができるＡ／Ｄ変換回路装置が得られる効果があ
る。

【００６３】請求項２の発明によれば、プログラマブル
タイマが出力する制御信号を基にＡ／Ｄ変換器の複数の
入力チャネルの内の特定の入力チャネルからの信号が前
記Ａ／Ｄ変換器に入力されるように制御回路により直接
制御されＡ／Ｄ変換を行なうように構成したので、ＣＰ
Ｕがプログラムを実行することにより行なう場合に比べ
ＣＰＵの負担が軽減すると共に、システム全体としての
処理速度を低下させることなくＡ／Ｄ変換処理を行なう
ことができるＡ／Ｄ変換回路装置が得られる効果があ
る。

【００６４】請求項３の発明によれば、プログラマブル
タイマが出力する制御信号によりＡ／Ｄ変換器が起動さ
れ、また上記プログラマブルタイマはＡ／Ｄ変換が終了
した時点で再起動するようにし、これらの動作がＣＰＵ
を介することなく行なわれるように構成したので、ＣＰ
Ｕがプログラムを実行することにより行なう場合に比べ
ＣＰＵの負担が軽減すると共に、システム全体としての
処理速度を低下させることなくＡ／Ｄ変換を行なうこと
ができるＡ／Ｄ変換回路装置が得られる効果がある。

【００６５】請求項４の発明によれば、アナログ／ディ
ジタル変換結果の格納先の逐次近似レジスタが複数の逐
次変換レジスタのいずれかにアナログ／ディジタル変換
の回毎にＡ／Ｄ変換終了信号を基に振り分けられ、また
プログラマブルタイマから出力される制御信号により、
確定しているアナログ／ディジタル変換結果が上記逐次
近似レジスタから転送され、これらの動作は制御回路に
より直接制御されＡ／Ｄ変換を行なうように構成したの
で、ＣＰＵがプログラムを実行することにより行なう場
合に比べＣＰＵの負担が軽減すると共に、システム全体
としての処理速度を低下させることなくＡ／Ｄ変換を行
なうことができるＡ／Ｄ変換回路装置が得られる効果が
ある。

【００６６】請求項５の発明によれば、アナログ／ディ
ジタル変換結果を格納する逐次近似レジスタを複数の逐
次近似レジスタのいずれかにアナログ／ディジタル変換
の回毎にＡ／Ｄ変換終了信号を基に振り分け、またプロ
グラマブルタイマから制御信号が出力されたときにアナ
ログ／ディジタル変換結果が確定していない方の逐次変
換レジスタの内容の確定を待ち、この内容が確定したと
きにその確定したアナログ／ディジタル変換結果を転送
するなどの動作を制御回路により直接行なうことでＡ／
Ｄ変換を行なうように構成したので、ＣＰＵが割り込み
処理により実行する場合に比べＣＰＵの負担が軽減する
と共に、システム全体としての処理速度を低下させるこ
となくＡ／Ｄ変換を行なうことができるＡ／Ｄ変換回路
装置が得られる効果がある。

【００６７】請求項６の発明によれば、プログラマブル
タイマが出力する制御信号毎にＡ／Ｄ変換器の複数の入
力チャネルを順次スキャンし、その入力チャネルからの
信号を前記Ａ／Ｄ変換器に入力し、これら制御を制御回
路により直接行ないＡ／Ｄ変換結果を得るように構成し
たので、ＣＰＵがプログラムを実行することにより行な
う場合に比べＣＰＵの負担が軽減すると共に、システム
全体としての処理速度を低下させることなくＡ／Ｄ変換
を行なうことができるＡ／Ｄ変換回路装置が得られる効
果がある。

【００６８】請求項７の発明によれば、プログラマブル
タイマから出力される制御信号毎にあらかじめ指定され
たスキャンチャネルのアナログ／ディジタル変換結果を
逐次近似レジスタから変換結果格納レジスタに順次転送
する動作を制御回路により直接制御して行ないＡ／Ｄ変
換結果を得るように構成したので、中央処理装置がプロ
グラムを実行することにより行なう場合に比べＣＰＵの
負担が軽減すると共に、システム全体としての処理速度
を低下させることなくＡ／Ｄ変換を行なうことができる
Ａ／Ｄ変換回路装置が得られる効果がある。

【００６９】請求項８の発明によれば、プログラマブル
タイマから出力される制御信号毎にあらかじめ指定され
た上記変換結果格納レジスタに格納されているアナログ
／ディジタル変換結果を読み出し転送を行なう動作を制
御回路により直接制御して行ないＡ／Ｄ変換結果を得る
ように構成したので、ＣＰＵがプログラムを実行するこ
とにより行なう場合に比べＣＰＵの負担が軽減すると共
に、システム全体としての処理速度を低下させることな
くＡ／Ｄ変換を行なうことができるＡ／Ｄ変換回路装置
が得られる効果がある。

【００７０】請求項９の発明によれば、スキャンモード
への切り替えが行なわれたときに、あらかじめ指定され
たスキャンチャネルのアナログ／ディジタル変換を行な
い、そのアナログ／ディジタル変換結果を逐次近似レジ
スタから変換結果格納レジスタに順次転送し、そのスキ
ャンチャネルのアナログ／ディジタル変換が終了すると
特定チャネルのアナログ／ディジタル変換を連続して行
なう動作を制御回路により直接制御することで行ないＡ
／Ｄ変換結果を得るように構成したので、ＣＰＵがプロ
グラムを実行することにより行なう場合に比べＣＰＵの
負担が軽減すると共に、システム全体としての処理速度
を低下させることなくＡ／Ｄ変換を行なうことができる
Ａ／Ｄ変換回路装置が得られる効果がある。

【図面の簡単な説明】

【図１】請求項１の発明の一実施例によるＡ／Ｄ変換回
路装置の構成を示すブロック図である。

【図２】請求項１の発明の一実施例によるＡ／Ｄ変換回
路装置の各部の動作波形を示すタイミングチャートであ
る。

【図３】請求項１の発明の一実施例によるＡ／Ｄ変換回
路装置の制御回路の構成を示す回路図である。

【図４】請求項２の発明の一実施例によるＡ／Ｄ変換回
路装置の構成を示すブロック図である。

【図５】請求項２の発明の一実施例によるＡ／Ｄ変換回
路装置におけるプログラマブルタイマ２から出力される
ＵＤＦと、制御される入力チャネルの関係を示す説明図
である。

【図６】請求項３の発明の一実施例によるＡ／Ｄ変換回
路装置の構成を示すブロック図である。

【図７】請求項４および請求項５の発明の一実施例によ
るＡ／Ｄ変換回路装置の構成を示すブロック図である。

【図８】請求項６の発明の一実施例によるＡ／Ｄ変換回
路装置におけるプログラマブルタイマ２から出力される
ＵＤＦと、制御される入力チャネルの関係を示す説明図
である。

【図９】請求項９の発明の一実施例によるＡ／Ｄ変換回
路装置の構成を示すブロック図である。

【図１０】請求項７の発明の一実施例によるＡ／Ｄ変換
回路装置におけるプログラマブルタイマ２から出力され
るＵＤＦと、変換結果格納レジスタに格納されるＡ／Ｄ
変換チャネルのアナログ／ディジタル変換結果の関係を
示す説明図である。

【図１１】請求項８および請求項９の発明の一実施例に
よるＡ／Ｄ変換回路装置の構成を示すブロック図であ
る。

【図１２】請求項９の発明の一実施例によるＡ／Ｄ変換
回路装置におけるプログラマブルタイマ２から出力され
るＵＤＦと、Ａ／Ｄ変換器のＡ／Ｄ変換チャネルの関係
を示す説明図である。

【図１３】従来のＡ／Ｄ変換回路装置の構成を示すブロ
ック図である。

【符号の説明】

１ＣＰＵ（中央処理装置）２プログラマブルタイマ３Ａ／Ｄ変換器４逐次近似レジスタ７，１０，１１，２４，３７制御回路８ａ，８ｂ，８ｃ，８ｄ入力チャネル１５第１の逐次近似レジスタ１６第２の逐次近似レジスタ３１第１の変換結果格納レジスタ３２第２の変換結果格納レジスタ３３第３の変換結果格納レジスタ３７ａモード切替え制御手段

Claims

【特許請求の範囲】

【請求項１】連続してアナログ／ディジタル変換を行
ない中央処理装置により起動される逐次変換方式のＡ／
Ｄ変換器と、上記中央処理装置により周期データがプリ
セットされ、その周期データに応じた周期の制御信号を
出力するプログラマブルタイマと、そのプログラマブル
タイマが出力する制御信号を基に前記Ａ／Ｄ変換器の逐
次近似レジスタの値が確定した時点でその逐次近似レジ
スタの値を転送する制御回路とを備えたＡ／Ｄ変換回路
装置。
【請求項２】複数の入力チャネルを有し、連続してア
ナログ／ディジタル変換を行ない中央処理装置により起
動される逐次変換方式のＡ／Ｄ変換器と、上記中央処理
装置により周期データがプリセットされ、その周期デー
タに応じた周期の制御信号を出力するプログラマブルタ
イマと、そのプログラマブルタイマが出力する制御信号
を基に前記Ａ／Ｄ変換器の複数の入力チャネルの内の特
定の入力チャネルからの信号を前記Ａ／Ｄ変換器に入力
するように制御する制御回路とを備えたＡ／Ｄ変換回路
装置。
【請求項３】連続してアナログ／ディジタル変換を行
ない中央処理装置により起動される逐次変換方式のＡ／
Ｄ変換器と、上記中央処理装置により周期データがプリ
セットされ、上記Ａ／Ｄ変換器のアナログ／ディジタル
変換中は動作を停止しており、また上記Ａ／Ｄ変換器の
アナログ／ディジタル変換が終了した時点もしくは上記
中央処理装置から出力される動作開始指令信号により動
作を開始し、上記周期データに応じた周期の制御信号を
出力するプログラマブルタイマと、そのプログラマブル
タイマが出力する上記制御信号により前記Ａ／Ｄ変換器
を起動させる制御回路とを備えたＡ／Ｄ変換回路装置。
【請求項４】複数の逐次近似レジスタを有し、中央処
理装置により起動され連続してアナログ／ディジタル変
換を行ないアナログ／ディジタル変換が終了したことを
示すＡ／Ｄ変換終了信号を出力する逐次変換方式のＡ／
Ｄ変換器と、上記中央処理装置により周期データがプリ
セットされ、その周期データに応じた周期の制御信号を
出力するプログラマブルタイマと、アナログ／ディジタ
ル変換結果を格納する逐次近似レジスタを上記複数の逐
次近似レジスタのいずれかにアナログ／ディジタル変換
の回毎にＡ／Ｄ変換終了信号を基に振り分け、また前記
プログラマブルタイマから出力される制御信号によりア
ナログ／ディジタル変換結果が確定している方の逐次変
換レジスタの内容を転送する制御回路とを備えたＡ／Ｄ
変換回路装置。
【請求項５】複数の逐次近似レジスタを有し、中央処
理装置により起動され連続してアナログ／ディジタル変
換を行ないアナログ／ディジタル変換が終了したことを
示すＡ／Ｄ変換終了信号を出力する逐次変換方式のＡ／
Ｄ変換器と、上記中央処理装置により周期データがプリ
セットされ、その周期データに応じた周期の制御信号を
出力するプログラマブルタイマと、アナログ／ディジタ
ル変換結果を格納する逐次近似レジスタを上記複数の逐
次近似レジスタのいずれかにアナログ／ディジタル変換
の回毎にＡ／Ｄ変換終了信号を基に振り分け、また上記
プログラマブルタイマから制御信号が出力されたときに
アナログ／ディジタル変換結果が確定していない方の逐
次近似レジスタの内容の確定を待ち、この内容が確定し
たときにその確定したアナログ／ディジタル変換結果を
転送する制御回路とを備えたＡ／Ｄ変換回路装置。
【請求項６】複数の入力チャネルを有し、連続してア
ナログ／ディジタル変換を行ない中央処理装置により起
動される逐次変換方式のＡ／Ｄ変換器と、上記中央処理
装置により周期データがプリセットされ、その周期デー
タに応じた周期の制御信号を出力するプログラマブルタ
イマと、そのプログラマブルタイマが出力する制御信号
毎に前記Ａ／Ｄ変換器の複数の入力チャネルを順次スキ
ャンしてその入力チャネルからの信号を前記Ａ／Ｄ変換
器に入力するように制御する制御回路とを備えたＡ／Ｄ
変換回路装置。
【請求項７】逐次近似レジスタを有し、連続してアナ
ログ／ディジタル変換を行ない中央処理装置により起動
される逐次変換方式のスキャンモードが設定可能なＡ／
Ｄ変換器と、上記中央処理装置により周期データがプリ
セットされ、その周期データに応じた周期の制御信号を
出力するプログラマブルタイマと、上記逐次近似レジス
タに格納され確定したスキャンチャネルのアナログ／デ
ィジタル変換結果が格納される複数の変換結果格納レジ
スタと、上記プログラマブルタイマから出力される制御
信号毎にあらかじめ指定されたスキャンチャネル毎のア
ナログ／ディジタル変換結果を上記逐次近似レジスタか
ら上記変換結果格納レジスタに順次転送する制御回路と
を備えたＡ／Ｄ変換回路装置。
【請求項８】逐次近似レジスタを有し、連続してアナ
ログ／ディジタル変換を行ない、中央処理装置により起
動される逐次変換方式のスキャンモードが設定可能なＡ
／Ｄ変換器と、上記中央処理装置により周期データがプ
リセットされ、その周期データに応じた周期の制御信号
を出力するプログラマブルタイマと、上記逐次近似レジ
スタに格納されスキャンチャネルの確定したアナログ／
ディジタル変換結果が順次格納される上記スキャンチャ
ネルに夫々対応した複数の変換結果格納レジスタと、上
記プログラマブルタイマから出力される制御信号毎にあ
らかじめ指定された上記変換結果格納レジスタに格納さ
れているアナログ／ディジタル変換結果を読み出し転送
を行なう制御回路とを備えたＡ／Ｄ変換回路装置。
【請求項９】逐次近似レジスタを有し、中央処理装置
により起動され連続してアナログ／ディジタル変換を行
なう逐次変換方式のスキャンモードへの切り替えが可能
なＡ／Ｄ変換器と、上記中央処理装置により周期データ
がプリセットされ、その周期データに応じた周期の制御
信号を出力するプログラマブルタイマと、そのプログラ
マブルタイマから出力される制御信号によりスキャンモ
ードへの切り替えを行なうモード切替え制御手段と、上
記逐次近似レジスタに格納され確定したチャネルのアナ
ログ／ディジタル変換結果が格納される複数の変換結果
格納レジスタと、スキャンモードへの切り替えが行なわ
れていないときには特定チャネルのアナログ／ディジタ
ル変換を連続しておこない、またスキャンモードへの切
り替えが行なわれたときにはあらかじめ指定されたスキ
ャンチャネルのアナログ／ディジタル変換を行ない、そ
のアナログ／ディジタル変換結果を上記逐次近似レジス
タから上記変換結果格納レジスタに順次転送し、上記ス
キャンチャネルのアナログ／ディジタル変換が終了する
と上記特定チャネルのアナログ／ディジタル変換を連続
して行なう制御回路とを備えたＡ／Ｄ変換回路装置。