JPH04313918A - 逐次比較型ａ／ｄ変換器 - Google Patents
逐次比較型ａ／ｄ変換器Info
- Publication number
- JPH04313918A JPH04313918A JP6023491A JP6023491A JPH04313918A JP H04313918 A JPH04313918 A JP H04313918A JP 6023491 A JP6023491 A JP 6023491A JP 6023491 A JP6023491 A JP 6023491A JP H04313918 A JPH04313918 A JP H04313918A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 28
- 241001535291 Analges Species 0.000 abstract 1
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はコンパレータ回路を内
蔵したＡ／Ｄ変換器に関するものである。
蔵したＡ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】図２は従来のコンパレータを内蔵した逐
次比較型のＡ／Ｄ変換器を示すブロック図である。同図
に示すように、比較値設定レジスタ１と逐次近似レジス
タ２とがセレクタ１０を介してそれぞれＤ／Ａコンバー
タ３のデジタル入力端子に接続されており、Ｄ／Ａコン
バータ３のアナログ出力端子がコンパレータ６の一方の
入力端子に接続されている。また、複数のアナログ入力
信号４がアナログ入力選択回路５に与えられており、こ
のアナログ入力選択回路５の出力がコンパレータ６の他
方の入力端子に接続されている。さらに、コンパレータ
６の出力端子はコンパレート結果格納レジスタ７と逐次
近似レジスタ２に接続されている。また、制御回路８が
アナログ入力選択回路５，セレクタ１０とコンパレータ
６の制御入力に接続されている。
次比較型のＡ／Ｄ変換器を示すブロック図である。同図
に示すように、比較値設定レジスタ１と逐次近似レジス
タ２とがセレクタ１０を介してそれぞれＤ／Ａコンバー
タ３のデジタル入力端子に接続されており、Ｄ／Ａコン
バータ３のアナログ出力端子がコンパレータ６の一方の
入力端子に接続されている。また、複数のアナログ入力
信号４がアナログ入力選択回路５に与えられており、こ
のアナログ入力選択回路５の出力がコンパレータ６の他
方の入力端子に接続されている。さらに、コンパレータ
６の出力端子はコンパレート結果格納レジスタ７と逐次
近似レジスタ２に接続されている。また、制御回路８が
アナログ入力選択回路５，セレクタ１０とコンパレータ
６の制御入力に接続されている。
【０００３】次に図２のコンパレータを内蔵した逐次比
較型のＡ／Ｄ変換器の動作について説明する。このコン
パレータを内蔵した逐次比較型のＡ／Ｄ変換器をコンパ
レータとして動作させた場合、制御回路８がセレクタ１
０に対して出力する選択信号によって、比較値設定レジ
スタ１と逐次近似レジスタ２のうち、比較値設定レジス
タ１が選択される。この比較値設定レジスタ１の設定値
はＤ／Ａコンバータ３によりアナログ値へと変換され、
このアナログ値と、制御回路８からの制御信号に応じ、
アナログ選択回路５によって選択された複数のアナログ
入力信号４のうちの１つとがコンパレータ６で比較され
る。このコンパレータ６のコンパレート結果はコンパレ
ート結果格納レジスタ７へ格納される。
較型のＡ／Ｄ変換器の動作について説明する。このコン
パレータを内蔵した逐次比較型のＡ／Ｄ変換器をコンパ
レータとして動作させた場合、制御回路８がセレクタ１
０に対して出力する選択信号によって、比較値設定レジ
スタ１と逐次近似レジスタ２のうち、比較値設定レジス
タ１が選択される。この比較値設定レジスタ１の設定値
はＤ／Ａコンバータ３によりアナログ値へと変換され、
このアナログ値と、制御回路８からの制御信号に応じ、
アナログ選択回路５によって選択された複数のアナログ
入力信号４のうちの１つとがコンパレータ６で比較され
る。このコンパレータ６のコンパレート結果はコンパレ
ート結果格納レジスタ７へ格納される。
【０００４】一方、コンパレータを内蔵した逐次比較型
のＡ／Ｄ変換器をＡ／Ｄ変換器として動作させた場合、
制御回路８がセレクタ１０に対して出力する選択信号に
よって、比較値設定レジスタ１と逐次近似レジスタ２の
うち、逐次近似レジスタ２が選択される。この逐次近似
レジスタ２の出力はＤ／Ａコンバータ３に与えられ、こ
のＤ／Ａコンバータ３で逐次近似レジスタ２の分解能と
同じ回数だけの変換が行われる。この変換結果はその度
に逐次近似レジスタ２へ与えられて、Ａ／Ｄ変換が続行
される。
のＡ／Ｄ変換器をＡ／Ｄ変換器として動作させた場合、
制御回路８がセレクタ１０に対して出力する選択信号に
よって、比較値設定レジスタ１と逐次近似レジスタ２の
うち、逐次近似レジスタ２が選択される。この逐次近似
レジスタ２の出力はＤ／Ａコンバータ３に与えられ、こ
のＤ／Ａコンバータ３で逐次近似レジスタ２の分解能と
同じ回数だけの変換が行われる。この変換結果はその度
に逐次近似レジスタ２へ与えられて、Ａ／Ｄ変換が続行
される。
【０００５】このＡ／Ｄ変換器をコンパレータとして動
作させるか、Ａ／Ｄ変換器として動作させるかはソフト
ウエアによるモード切り替えによって切り替えられ、制
御回路８の出力する選択信号によって比較値設定レジス
タ１と逐次近似レジスタ２のうち、どちらをＤ／Ａコン
バータ３の入力とするかが決まる。
作させるか、Ａ／Ｄ変換器として動作させるかはソフト
ウエアによるモード切り替えによって切り替えられ、制
御回路８の出力する選択信号によって比較値設定レジス
タ１と逐次近似レジスタ２のうち、どちらをＤ／Ａコン
バータ３の入力とするかが決まる。
【０００６】
【発明が解決しようとする課題】従来のコンパレータを
内蔵した逐次比較型のＡ／Ｄ変換器は以上のように構成
されていたので、これをＡ／Ｄコンバータとして動作さ
せた場合、Ａ／Ｄコンバータとしてのコンバート結果が
ユーザーにとって必要なデータかどうかの判断は、Ａ／
Ｄ変換が終了した時点で始めて認識できる。このため、
不必要なデータのＡ／Ｄ変換を行ってしまうことがあり
、実際に必要なデータのＡ／Ｄ変換にかかる時間を増大
させるという問題点があった。
内蔵した逐次比較型のＡ／Ｄ変換器は以上のように構成
されていたので、これをＡ／Ｄコンバータとして動作さ
せた場合、Ａ／Ｄコンバータとしてのコンバート結果が
ユーザーにとって必要なデータかどうかの判断は、Ａ／
Ｄ変換が終了した時点で始めて認識できる。このため、
不必要なデータのＡ／Ｄ変換を行ってしまうことがあり
、実際に必要なデータのＡ／Ｄ変換にかかる時間を増大
させるという問題点があった。
【０００７】また、このＡ／Ｄ変換後のデータの必要／
不必要の判断はソフトウェアによって行なわなければな
らないという問題点があった。
不必要の判断はソフトウェアによって行なわなければな
らないという問題点があった。
【０００８】この発明は上記のような問題点を解決する
ためになされたもので、ユーザーにとって不必要なデー
タのＡ／Ｄ変換を行わないようにし、この不必要なデー
タの処理に要する時間が実際に必要なデータのＡ／Ｄ変
換に要する時間に与える影響を少なくすることを目的と
している。
ためになされたもので、ユーザーにとって不必要なデー
タのＡ／Ｄ変換を行わないようにし、この不必要なデー
タの処理に要する時間が実際に必要なデータのＡ／Ｄ変
換に要する時間に与える影響を少なくすることを目的と
している。
【０００９】
【課題を解決するための手段】この発明に係るＡ／Ｄ変
換器は、アナログ入力信号をあらかじめ定められた基準
値と比較器により比較し、この比較結果があらかじめ定
められた結果であるときのみＡ／Ｄ変換を行うようにし
て構成されている。
換器は、アナログ入力信号をあらかじめ定められた基準
値と比較器により比較し、この比較結果があらかじめ定
められた結果であるときのみＡ／Ｄ変換を行うようにし
て構成されている。
【００１０】
【作用】この発明においては、アナログ入力信号をあら
かじめ定められた基準値と比較器により比較し、この比
較結果があらかじめ定められた結果であるときのみＡ／
Ｄ変換を行うようにしているので、アナログ入力信号が
不必要なデータかどうかがＡ／Ｄ変換の前に判明する。
かじめ定められた基準値と比較器により比較し、この比
較結果があらかじめ定められた結果であるときのみＡ／
Ｄ変換を行うようにしているので、アナログ入力信号が
不必要なデータかどうかがＡ／Ｄ変換の前に判明する。
【００１１】
【実施例】図１はこの発明の一実施例を示す逐次比較型
のＡ／Ｄ変換器のブロック図である。同図に示すように
、比較値設定レジスタ１と逐次近似レジスタ２とがセレ
クタ１０を介してそれぞれＤ／Ａコンバータ３のデジタ
ル入力端子に接続されており、Ｄ／Ａコンバータ３のア
ナログ出力端子がコンパレータ６の一方の入力端子に接
続されている。また、複数のアナログ入力信号４がアナ
ログ入力選択回路５に与えられており、このアナログ入
力選択回路５の出力がコンパレータ６の他方の入力端子
に接続されている。さらに、コンパレータ６の出力端子
は判定回路９とセレクタ１１に接続されており、判定回
路９の出力が制御回路８に、セレクタ１０の出力がコン
パレート結果格納レジスタ７と逐次近似レジスタ２に接
続されている。また、制御回路８がアナログ入力選択回
路５，コンパレータ６，セレクタ１０，セレクタ１１の
制御入力に接続されている。
のＡ／Ｄ変換器のブロック図である。同図に示すように
、比較値設定レジスタ１と逐次近似レジスタ２とがセレ
クタ１０を介してそれぞれＤ／Ａコンバータ３のデジタ
ル入力端子に接続されており、Ｄ／Ａコンバータ３のア
ナログ出力端子がコンパレータ６の一方の入力端子に接
続されている。また、複数のアナログ入力信号４がアナ
ログ入力選択回路５に与えられており、このアナログ入
力選択回路５の出力がコンパレータ６の他方の入力端子
に接続されている。さらに、コンパレータ６の出力端子
は判定回路９とセレクタ１１に接続されており、判定回
路９の出力が制御回路８に、セレクタ１０の出力がコン
パレート結果格納レジスタ７と逐次近似レジスタ２に接
続されている。また、制御回路８がアナログ入力選択回
路５，コンパレータ６，セレクタ１０，セレクタ１１の
制御入力に接続されている。
【００１２】次に図１のＡ／Ｄ変換器の動作について説
明する。まず、制御回路８がセレクタ１０に対して出力
する選択信号によって、比較値設定レジスタ１と逐次近
似レジスタ２のうち、比較値設定レジスタ１が選択され
る。この比較値設定レジスタ１にあらかじめ設定されて
いる値は、アナログ入力信号４のうちの選択されたもの
が必要か不必要かという基準を表すものであり、アナロ
グ入力信号４のうちの選択されたものが、この設定値よ
り大きい場合或いは小さい場合、そのアナログ入力信号
は不必要であるということを示している。
明する。まず、制御回路８がセレクタ１０に対して出力
する選択信号によって、比較値設定レジスタ１と逐次近
似レジスタ２のうち、比較値設定レジスタ１が選択され
る。この比較値設定レジスタ１にあらかじめ設定されて
いる値は、アナログ入力信号４のうちの選択されたもの
が必要か不必要かという基準を表すものであり、アナロ
グ入力信号４のうちの選択されたものが、この設定値よ
り大きい場合或いは小さい場合、そのアナログ入力信号
は不必要であるということを示している。
【００１３】次に、この比較値設定レジスタ１にあらか
じめ設定してあるデジタル値がＤ／Ａコンバータ３でア
ナログ値に変換され、このアナログ値と、制御回路８か
らの制御信号に応じ、アナログ入力選択回路５によって
選択された複数のアナログ入力信号４のうちの１つとが
コンパレータ６で比較される。
じめ設定してあるデジタル値がＤ／Ａコンバータ３でア
ナログ値に変換され、このアナログ値と、制御回路８か
らの制御信号に応じ、アナログ入力選択回路５によって
選択された複数のアナログ入力信号４のうちの１つとが
コンパレータ６で比較される。
【００１４】この比較結果が判定回路９に与えられ、判
定回路９はこの比較結果があらかじめ定められた結果で
あるとき、すなわち「アナログ入力信号４のうちの選択
されたものの値＜比較値設定レジスタ１の設定値」或い
は、「アナログ入力信号４のうちの選択されたものの値
＞比較値設定レジスタ１の設定値」を示しているとき、
制御回路８に指令を与える。これに応答して、制御回路
８はセレクタ１１の制御を行い、コンパレータ６の出力
がコンパレート結果格納レジスタ７に与えられるように
し、Ａ／Ｄ変換を行わない。また、比較結果が上記とは
逆の場合、セレクタ１０の制御を行い逐次近似レジスタ
２の出力がコンパレータ６の一方端子に与えられるよう
にするともに、セレクタ１１を制御してコンパレータ６
の出力が逐次近似レジスタ２に与えられるようにし、先
にアナログ入力選択回路５によって選択されたアナログ
入力信号４のうちの１つのＡ／Ｄ変換を開始する。
定回路９はこの比較結果があらかじめ定められた結果で
あるとき、すなわち「アナログ入力信号４のうちの選択
されたものの値＜比較値設定レジスタ１の設定値」或い
は、「アナログ入力信号４のうちの選択されたものの値
＞比較値設定レジスタ１の設定値」を示しているとき、
制御回路８に指令を与える。これに応答して、制御回路
８はセレクタ１１の制御を行い、コンパレータ６の出力
がコンパレート結果格納レジスタ７に与えられるように
し、Ａ／Ｄ変換を行わない。また、比較結果が上記とは
逆の場合、セレクタ１０の制御を行い逐次近似レジスタ
２の出力がコンパレータ６の一方端子に与えられるよう
にするともに、セレクタ１１を制御してコンパレータ６
の出力が逐次近似レジスタ２に与えられるようにし、先
にアナログ入力選択回路５によって選択されたアナログ
入力信号４のうちの１つのＡ／Ｄ変換を開始する。
【００１５】以上のように、この発明では実際のＡ／Ｄ
変換に先立って比較値設定レジスタ１の設定値とアナロ
グ入力信号４のうちの選択されたものの値とを比較して
、その選択されたアナログ入力信号４のＡ／Ｄ変換が必
要かどうかを検出しているので、不必要なアナログ入力
信号４のＡ／Ｄ変換に要する時間を短くしてＡ／Ｄ変換
全体にかかる時間を短縮することができる。
変換に先立って比較値設定レジスタ１の設定値とアナロ
グ入力信号４のうちの選択されたものの値とを比較して
、その選択されたアナログ入力信号４のＡ／Ｄ変換が必
要かどうかを検出しているので、不必要なアナログ入力
信号４のＡ／Ｄ変換に要する時間を短くしてＡ／Ｄ変換
全体にかかる時間を短縮することができる。
【００１６】なお、この実施例では比較値設定レジスタ
１に基準となるデジタルの基準値を設定して、選択され
たアナログ入力信号４のＡ／Ｄ変換が必要かどうかを検
出していたが、電圧源等によりアナログの基準値を設定
しておき、このアナログの基準値とアナログ入力信号４
のうちの選択されたものの値とを比較して、その選択さ
れたアナログ入力信号４のＡ／Ｄ変換が必要かどうかを
検出してもよい。
１に基準となるデジタルの基準値を設定して、選択され
たアナログ入力信号４のＡ／Ｄ変換が必要かどうかを検
出していたが、電圧源等によりアナログの基準値を設定
しておき、このアナログの基準値とアナログ入力信号４
のうちの選択されたものの値とを比較して、その選択さ
れたアナログ入力信号４のＡ／Ｄ変換が必要かどうかを
検出してもよい。
【００１７】
【発明の効果】以上のように、この発明によれば、アナ
ログ入力信号をあらかじめ定められた基準値と比較器に
より比較し、この比較結果があらかじめ定められた結果
であるときのみＡ／Ｄ変換を行うようにしているので、
アナログ入力信号が不必要なデータかどうかがＡ／Ｄ変
換の前に判明し、不必要なデータをＡ／Ｄ変換するため
に要する無駄な時間を短縮することができるという効果
がある。
ログ入力信号をあらかじめ定められた基準値と比較器に
より比較し、この比較結果があらかじめ定められた結果
であるときのみＡ／Ｄ変換を行うようにしているので、
アナログ入力信号が不必要なデータかどうかがＡ／Ｄ変
換の前に判明し、不必要なデータをＡ／Ｄ変換するため
に要する無駄な時間を短縮することができるという効果
がある。
【図１】この発明の一実施例を示す逐次比較型のＡ／Ｄ
変換器のブロック図である。
変換器のブロック図である。
【図２】従来のコンパレータを内蔵した逐次比較型のＡ
／Ｄ変換器を示すブロック図である。
／Ｄ変換器を示すブロック図である。
１ 比較値設定レジスタ
２ 逐次近似レジスタ
３ Ｄ／Ａコンバータ
４ アナログ入力信号
５ アナログ入力選択回路
６ コンパレータ
７ コンパレート結果格納レジスタ
８ 制御回路
９ 判定回路
１０，１１セレクタ
Claims (1)
- 【請求項１】 アナログ入力信号をあらかじめ定めら
れた基準値と比較器により比較し、この比較結果があら
かじめ定められた結果であるときのみＡ／Ｄ変換を行う
ようにしたことを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6023491A JPH04313918A (ja) | 1991-03-25 | 1991-03-25 | 逐次比較型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6023491A JPH04313918A (ja) | 1991-03-25 | 1991-03-25 | 逐次比較型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04313918A true JPH04313918A (ja) | 1992-11-05 |
Family
ID=13136282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6023491A Pending JPH04313918A (ja) | 1991-03-25 | 1991-03-25 | 逐次比較型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04313918A (ja) |
-
1991
- 1991-03-25 JP JP6023491A patent/JPH04313918A/ja active Pending
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