JPS62163419A - 逐次比較型ａ／ｄ変換器 - Google Patents
逐次比較型ａ／ｄ変換器Info
- Publication number
- JPS62163419A JPS62163419A JP413686A JP413686A JPS62163419A JP S62163419 A JPS62163419 A JP S62163419A JP 413686 A JP413686 A JP 413686A JP 413686 A JP413686 A JP 413686A JP S62163419 A JPS62163419 A JP S62163419A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、ダイナミックレンジ拡大機能を持つ逐次比較
型Ａ／Ｄ変換器に関する。
型Ａ／Ｄ変換器に関する。
［発明の技術的背景とその問題点］
従来は、逐次比較型Ａ／Ｄ変換器（ＡＤＣ）にてダイナ
ミック拡大機能を持たせようとするニーズが少なく、こ
のようなニーズを持たせる場合にはＡＤＣの前段に、自
動利得切換アンプを配置した組み合せによって対応して
いた。
ミック拡大機能を持たせようとするニーズが少なく、こ
のようなニーズを持たせる場合にはＡＤＣの前段に、自
動利得切換アンプを配置した組み合せによって対応して
いた。
しかし、上記のような組み合わせによる装置では、各モ
ジュール構成（ディスクリート部品使用）が実装上かな
りの面積を占有していた。従って、最近上記ダイナミッ
ク拡大のニーズが増えてぎたにも拘らず、装置の小型化
に対応できなかった。
ジュール構成（ディスクリート部品使用）が実装上かな
りの面積を占有していた。従って、最近上記ダイナミッ
ク拡大のニーズが増えてぎたにも拘らず、装置の小型化
に対応できなかった。
［発明の目的］
本発明は上記事情に鑑みて或されたものであり、ダイナ
ミック拡大機能を達成するために必要な回路が簡略化で
き、小型でしかも信頼性の高い逐次比較型Ａ／Ｄ変換器
を提供することを目的とするものでおる。
ミック拡大機能を達成するために必要な回路が簡略化で
き、小型でしかも信頼性の高い逐次比較型Ａ／Ｄ変換器
を提供することを目的とするものでおる。
［発明の概要］
上記目的を達成するための本発明の概要は、ディジタル
値をピッ１〜出力する制御部と、この制御部からのビッ
ト出力をアナログ値に変換するＤ／Ａ変換器と、入力信
号と前記Ｄ／Ａ変換器からの出力とを比較する比較器と
を有し、前記比較器の比較出力に基づき入力信号に相当
するディジタル値を前記制御部より出力する逐次比較型
Ａ／Ｄ変換器において、前記比較器の前段に配置された
利得可変アンプと、この利得可変アンプの利得を決定す
る利得決定手段とを設け、かつ、前記制御部は前記比較
器の比較動作を利得決定用の比較モードとＡ／Ｄ変換用
の比較モードとに選択制御し、前記利得決定手段は利得
決定用比較モード時の前記比較器での比較出力に阜づき
利得を決定するように構成したことを特徴とするもので
ある。
値をピッ１〜出力する制御部と、この制御部からのビッ
ト出力をアナログ値に変換するＤ／Ａ変換器と、入力信
号と前記Ｄ／Ａ変換器からの出力とを比較する比較器と
を有し、前記比較器の比較出力に基づき入力信号に相当
するディジタル値を前記制御部より出力する逐次比較型
Ａ／Ｄ変換器において、前記比較器の前段に配置された
利得可変アンプと、この利得可変アンプの利得を決定す
る利得決定手段とを設け、かつ、前記制御部は前記比較
器の比較動作を利得決定用の比較モードとＡ／Ｄ変換用
の比較モードとに選択制御し、前記利得決定手段は利得
決定用比較モード時の前記比較器での比較出力に阜づき
利得を決定するように構成したことを特徴とするもので
ある。
［発明の実施例］
以下、本発明の一実施例を図面を参照して説明する。第
１図は本発明の一実施例装置のブロック図、第２図は利
得切換回路の一例を示す概略説明図である。第１図にお
いて、この装置は利（ｑ可変アンプ１．この利得可変ア
ンプ１の利得を決定するゲイン決定回路２及び逐次比較
型Ａ／Ｄ変換器３から構成されている。前記利得可変ア
ンプ１は、入力アンプ４と、この入力アンプ４の利得を
切換るための利得切換回路５から構成され、前記利得切
換回路５は、第２図に示すように例えば前記入力アンプ
４の入出力端に抵抗Ｒ１，Ｒ２，Ｒ３をそれぞれ並列に
接続し、この各抵抗を前記ゲイン決定回路２からの信号
に基づきスイッチＳＷ１゜３Ｗ２．ＳＷ３のＯＮ、ＯＦ
Ｆによって選択するようになっている。
１図は本発明の一実施例装置のブロック図、第２図は利
得切換回路の一例を示す概略説明図である。第１図にお
いて、この装置は利（ｑ可変アンプ１．この利得可変ア
ンプ１の利得を決定するゲイン決定回路２及び逐次比較
型Ａ／Ｄ変換器３から構成されている。前記利得可変ア
ンプ１は、入力アンプ４と、この入力アンプ４の利得を
切換るための利得切換回路５から構成され、前記利得切
換回路５は、第２図に示すように例えば前記入力アンプ
４の入出力端に抵抗Ｒ１，Ｒ２，Ｒ３をそれぞれ並列に
接続し、この各抵抗を前記ゲイン決定回路２からの信号
に基づきスイッチＳＷ１゜３Ｗ２．ＳＷ３のＯＮ、ＯＦ
Ｆによって選択するようになっている。
前記逐次比較型Ａ／Ｄ変換器３は、前記入力アンプ４の
後段に配置されて首記入力アンプ４の出力と後述するＤ
ＡＣ８の出力とを２人力して比較する比較器６．外部か
らの変換コマンドに基づき利得決定モード又はＡ／Ｄ変
換モードを実行する制御部７．この制御部７から出力さ
れるディジタル値をＤ／Ａ変換して前記比較器６に出力
するＤ／Ａ変換器（以下、ＤＡＣと略記する）８から構
成されている。
後段に配置されて首記入力アンプ４の出力と後述するＤ
ＡＣ８の出力とを２人力して比較する比較器６．外部か
らの変換コマンドに基づき利得決定モード又はＡ／Ｄ変
換モードを実行する制御部７．この制御部７から出力さ
れるディジタル値をＤ／Ａ変換して前記比較器６に出力
するＤ／Ａ変換器（以下、ＤＡＣと略記する）８から構
成されている。
また、前記ゲイン決定回路２は、前記比較器６の出力に
基づいて利得を決定して前記利得切換回路５を利得可変
制御するようになっている。
基づいて利得を決定して前記利得切換回路５を利得可変
制御するようになっている。
以上のように構成された装置の作用について、第３図〜
第５図をも参照に加えて説明する。例えば、入力アンプ
１の可変利得を、ｘｌ、ｘＢ、ｘ６４とし、Ａ／Ｄ変換
器３の分解能を１４ビツトとして説明する。
第５図をも参照に加えて説明する。例えば、入力アンプ
１の可変利得を、ｘｌ、ｘＢ、ｘ６４とし、Ａ／Ｄ変換
器３の分解能を１４ビツトとして説明する。
先ず、制御部８は外部からの変換コマンドを受けて、第
３図に示すように利得決定モードに入る。
３図に示すように利得決定モードに入る。
ここで、最適利得を決定するためには、入力信号がどの
利得範囲に存在するかを知る必要がおる。
利得範囲に存在するかを知る必要がおる。
そのために、比較器６において入力信号を各利得の切換
点で比較し、その結果により最適利得を決定する。
点で比較し、その結果により最適利得を決定する。
本実施例では、可変利得がＸｌ、Ｘ８．Ｘ６４であるた
め、各切換点は１／８ＦＳ、１／６４ＦＳとなる。ここ
で、ＦＳとはフルスケールの略であり、利得可変アンプ
１．ＡＤＣ３の仕様で決定される。利得可変アンプ１で
は、最小利得時の入出力の関係で定まる。例えば、入力
レンジをＯ〜１０Ｖとすれば、最小利得を１＋αとして
フルスケール１０（１±α）を得る。ここで、±αは利
得誤差である。一方、ＡＤＣ３については前記ＤＡＣ８
の出力フルスケールで定められる。
め、各切換点は１／８ＦＳ、１／６４ＦＳとなる。ここ
で、ＦＳとはフルスケールの略であり、利得可変アンプ
１．ＡＤＣ３の仕様で決定される。利得可変アンプ１で
は、最小利得時の入出力の関係で定まる。例えば、入力
レンジをＯ〜１０Ｖとすれば、最小利得を１＋αとして
フルスケール１０（１±α）を得る。ここで、±αは利
得誤差である。一方、ＡＤＣ３については前記ＤＡＣ８
の出力フルスケールで定められる。
そこで、１ ／８ ＦＳに相当する切換点、即ち、ＭＳ
Ｂから数えて３ビツト目をＤＡＣ５でアナログ値に変換
し、このアナログ値と入力信号とを比較すればよい。そ
して、同様にして１／６４ＦＳ。
Ｂから数えて３ビツト目をＤＡＣ５でアナログ値に変換
し、このアナログ値と入力信号とを比較すればよい。そ
して、同様にして１／６４ＦＳ。
即ち、ＭＳＢから数えて６ビツト目をＤＡＣ５でアナロ
グ値に変換し、これを入力信号と比較すればよい。
グ値に変換し、これを入力信号と比較すればよい。
この２回の比較動作により、前記ゲイン決定回路２は、
下記の表のようにして最適利得を求める。
下記の表のようにして最適利得を求める。
そして、前記ゲイン決定回路２は、上記のようにして求
められた最適利得に従って、利１ｑ切換回路２の前記ス
イッチＳＷ１．ＳＷ２．ＳＷ３のＯＮ、ＯＦＦを選択制
御して利得を切り換え、利得決定モードが完了する。
められた最適利得に従って、利１ｑ切換回路２の前記ス
イッチＳＷ１．ＳＷ２．ＳＷ３のＯＮ、ＯＦＦを選択制
御して利得を切り換え、利得決定モードが完了する。
このような利得決定モードが完了した後に、前記制御部
７には第３図に示すようにＡ／Ｄ変換モードが入力し、
通常よ く知られた逐次比較方式でＡ／Ｄ変換を行なうことにな
る。即ち、入力アンプ１では先に決定された利得で増幅
される。そして、この出力は比較器６において、前記制
御部７より出力されたビット出力を前記ＤＡＣ８でアナ
ログ変換したアナログ値と逐次比較され、首記入力アン
プ１の出力と、ＤＡＣ８のアナログ値とが一致した際の
前記制御部７のビット出力がディジタル出力として得ら
れる。一方、ゲイン決定回路２は、先に決定された利得
をゲインビットとして出力し、Ａ／Ｄ変換されたディジ
タル値をこのゲインビットに基づきデコードするように
なっている。
７には第３図に示すようにＡ／Ｄ変換モードが入力し、
通常よ く知られた逐次比較方式でＡ／Ｄ変換を行なうことにな
る。即ち、入力アンプ１では先に決定された利得で増幅
される。そして、この出力は比較器６において、前記制
御部７より出力されたビット出力を前記ＤＡＣ８でアナ
ログ変換したアナログ値と逐次比較され、首記入力アン
プ１の出力と、ＤＡＣ８のアナログ値とが一致した際の
前記制御部７のビット出力がディジタル出力として得ら
れる。一方、ゲイン決定回路２は、先に決定された利得
をゲインビットとして出力し、Ａ／Ｄ変換されたディジ
タル値をこのゲインビットに基づきデコードするように
なっている。
次に、前記利１ｑ決定モードを、具体的数値を挙げて説
明する。
明する。
入力アンプ１への入力フルスケールを１０Ｖとし、１Ｖ
の信号が入力した場合について説明する。
の信号が入力した場合について説明する。
尚、前記制御部７は、外部コマンドを受けて利得決定モ
ードになっているものとする。
ードになっているものとする。
制御部７は先ず、利得切換点である１ ／８ ＦＳ即ち
上位３ビツト目にのみ１″をたててＤＡＣ８にディジタ
ル値を与える。ＤＡＣ８は、１／８ＦＳ相当＝１．２５
Ｖを出力する。
上位３ビツト目にのみ１″をたててＤＡＣ８にディジタ
ル値を与える。ＤＡＣ８は、１／８ＦＳ相当＝１．２５
Ｖを出力する。
比較器６は、このＤＡＣ８の出力と、入力信号１ＶＸ１
＝１Ｖとを比較してＬＯＷ”を出力する。この値はゲイ
ン決定回路２に記憶される。
＝１Ｖとを比較してＬＯＷ”を出力する。この値はゲイ
ン決定回路２に記憶される。
つぎに、制御部７は利得切換点で必る１／６４ＦＳ即ち
上位６ビツト目にのみ′１″をたててＤＡＣ８にディジ
タル値を与える。ＤＡＣ８は、１／６＝ＩＦＳ相当＝１
５６．２５ｍＶを出力する。
上位６ビツト目にのみ′１″をたててＤＡＣ８にディジ
タル値を与える。ＤＡＣ８は、１／６＝ＩＦＳ相当＝１
５６．２５ｍＶを出力する。
比較器６は、このＤＡＣ８の出力と入力信号１ＶＸ１＝
１Ｖとを比較して１−ＩＩＧＨ”を出力する。この値は
、ゲイン決定回路２に記憶される。
１Ｖとを比較して１−ＩＩＧＨ”を出力する。この値は
、ゲイン決定回路２に記憶される。
ゲイン決定回路２は、この１／８ＦＳ比較値と１／６４
ＦＳ比較値とに基づき前記衣に従って最適利得を×８に
決定し、前記利得可変アンプ１の利得を決定制御するこ
とになる。このようにして、利得可変アンプ１の利得は
×８に設定され、入力信号１Ｖの入力に対して入力アン
プ３の出力は１ＶＸ８＝８Ｖとなる（第４図参照）。
ＦＳ比較値とに基づき前記衣に従って最適利得を×８に
決定し、前記利得可変アンプ１の利得を決定制御するこ
とになる。このようにして、利得可変アンプ１の利得は
×８に設定され、入力信号１Ｖの入力に対して入力アン
プ３の出力は１ＶＸ８＝８Ｖとなる（第４図参照）。
その後、制御部７はＡ／Ｄ変換モードに切り換わり、逐
次比較方式によってＡ／Ｄ変換を行なうことになる。そ
して、最終ビットが決定されてその動作が完了すること
になる。
次比較方式によってＡ／Ｄ変換を行なうことになる。そ
して、最終ビットが決定されてその動作が完了すること
になる。
このように、この逐次比較型ＡＤＣの出力とゲインビッ
ト（上記“ＬＯＷ”、 ″“ＨＩＧＨ”）の組み合せ
によりデコードすれば、本実施例装置では第５図に示す
ように、６＋１４＝２０ビツトの広いダイナミックレン
ジを得ることができる。
ト（上記“ＬＯＷ”、 ″“ＨＩＧＨ”）の組み合せ
によりデコードすれば、本実施例装置では第５図に示す
ように、６＋１４＝２０ビツトの広いダイナミックレン
ジを得ることができる。
尚、本発明は、上記実施例に限定されるものではなく、
本発明の要旨の範囲内で種々の変形実施が可能である。
本発明の要旨の範囲内で種々の変形実施が可能である。
例えば、前記実施例では可変利得をＸｉ、Ｘ８．Ｘ６４
にそれぞれ設定したが、これに限らず種々の利得が設定
可能であり、必ずしも１以上の利得に限らず１／２等の
１以下の利得に設定してもよい。
にそれぞれ設定したが、これに限らず種々の利得が設定
可能であり、必ずしも１以上の利得に限らず１／２等の
１以下の利得に設定してもよい。
［発明の効果］
以上説明したように本発明によれば、逐次比較型Ａ／Ｄ
変換器でダイナミックレンジの拡大を図りながらも、従
来に比べて回路の簡略化を図ることができるため、小型
化を達成でき、しかも信頼性の高い逐次比較型Ａ／Ｄ変
換器を提供することができる。
変換器でダイナミックレンジの拡大を図りながらも、従
来に比べて回路の簡略化を図ることができるため、小型
化を達成でき、しかも信頼性の高い逐次比較型Ａ／Ｄ変
換器を提供することができる。
第１図は本発明の一実施例装置のブロック図、第２図は
利得切換回路の一例を示す概略説明図、第３図は利１ｑ
決定モード及びＡ／Ｄ変換モードのタイミングを示すタ
イミングチャート、第４図は最適利得を説明するための
説明図、第５図はデコード後のダイナミックレンジを説
明するための説明図である。 １・・・利得可変アンプ、２・・・ゲイン決定回路、３
・・・逐次比較型Ａ／Ｄ変換器、６・・・比較器、７・
・・制御部、８・・・ＤＡＣ０ 代理人 弁理士 則 近 憲 （右向
大 胡 典 夫１−．−−−−−−−」 第３図
利得切換回路の一例を示す概略説明図、第３図は利１ｑ
決定モード及びＡ／Ｄ変換モードのタイミングを示すタ
イミングチャート、第４図は最適利得を説明するための
説明図、第５図はデコード後のダイナミックレンジを説
明するための説明図である。 １・・・利得可変アンプ、２・・・ゲイン決定回路、３
・・・逐次比較型Ａ／Ｄ変換器、６・・・比較器、７・
・・制御部、８・・・ＤＡＣ０ 代理人 弁理士 則 近 憲 （右向
大 胡 典 夫１−．−−−−−−−」 第３図
Claims (2)
- （１）ディジタル値をビット出力する制御部と、この制
御部からのビット出力をアナログ値に変換するＤ／Ａ変
換器と、入力信号と前記Ｄ／Ａ変換器からの出力とを比
較する比較器とを有し、前記比較器の比較出力に基づき
入力信号に相当するディジタル値を前記制御部より出力
する逐次比較型Ａ／Ｄ変換器において、前記比較器の前
段に配置された利得可変アンプと、この利得可変アンプ
の利得を決定する利得決定手段とを設け、かつ、前記制
御部は前記比較器の比較動作を利得決定用の比較モード
とＡ／Ｄ変換用の比較モードとに選択制御し、前記利得
決定手段は利得決定用比較モード時の前記比較器での比
較出力に基づき利得を決定するように構成したことを特
徴とする逐次比較型Ａ／Ｄ変換器。 - （２）制御部は、利得決定モード時に、利得の切換点に
相当するビットを指定して前記Ｄ／Ａ変換器に出力し、
前記比較器はこの出力を前記Ｄ／Ａ変換器を介して入力
して入力信号と比較するものである特許請求の範囲第１
項記載の逐次比較型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP413686A JPS62163419A (ja) | 1986-01-14 | 1986-01-14 | 逐次比較型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP413686A JPS62163419A (ja) | 1986-01-14 | 1986-01-14 | 逐次比較型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62163419A true JPS62163419A (ja) | 1987-07-20 |
Family
ID=11576362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP413686A Pending JPS62163419A (ja) | 1986-01-14 | 1986-01-14 | 逐次比較型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62163419A (ja) |
-
1986
- 1986-01-14 JP JP413686A patent/JPS62163419A/ja active Pending
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