JPS62163419A - 逐次比較型a/d変換器 - Google Patents
逐次比較型a/d変換器Info
- Publication number
- JPS62163419A JPS62163419A JP413686A JP413686A JPS62163419A JP S62163419 A JPS62163419 A JP S62163419A JP 413686 A JP413686 A JP 413686A JP 413686 A JP413686 A JP 413686A JP S62163419 A JPS62163419 A JP S62163419A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
本発明は、ダイナミックレンジ拡大機能を持つ逐次比較
型A/D変換器に関する。
型A/D変換器に関する。
[発明の技術的背景とその問題点]
従来は、逐次比較型A/D変換器(ADC)にてダイナ
ミック拡大機能を持たせようとするニーズが少なく、こ
のようなニーズを持たせる場合にはADCの前段に、自
動利得切換アンプを配置した組み合せによって対応して
いた。
ミック拡大機能を持たせようとするニーズが少なく、こ
のようなニーズを持たせる場合にはADCの前段に、自
動利得切換アンプを配置した組み合せによって対応して
いた。
しかし、上記のような組み合わせによる装置では、各モ
ジュール構成(ディスクリート部品使用)が実装上かな
りの面積を占有していた。従って、最近上記ダイナミッ
ク拡大のニーズが増えてぎたにも拘らず、装置の小型化
に対応できなかった。
ジュール構成(ディスクリート部品使用)が実装上かな
りの面積を占有していた。従って、最近上記ダイナミッ
ク拡大のニーズが増えてぎたにも拘らず、装置の小型化
に対応できなかった。
[発明の目的]
本発明は上記事情に鑑みて或されたものであり、ダイナ
ミック拡大機能を達成するために必要な回路が簡略化で
き、小型でしかも信頼性の高い逐次比較型A/D変換器
を提供することを目的とするものでおる。
ミック拡大機能を達成するために必要な回路が簡略化で
き、小型でしかも信頼性の高い逐次比較型A/D変換器
を提供することを目的とするものでおる。
[発明の概要]
上記目的を達成するための本発明の概要は、ディジタル
値をピッ1〜出力する制御部と、この制御部からのビッ
ト出力をアナログ値に変換するD/A変換器と、入力信
号と前記D/A変換器からの出力とを比較する比較器と
を有し、前記比較器の比較出力に基づき入力信号に相当
するディジタル値を前記制御部より出力する逐次比較型
A/D変換器において、前記比較器の前段に配置された
利得可変アンプと、この利得可変アンプの利得を決定す
る利得決定手段とを設け、かつ、前記制御部は前記比較
器の比較動作を利得決定用の比較モードとA/D変換用
の比較モードとに選択制御し、前記利得決定手段は利得
決定用比較モード時の前記比較器での比較出力に阜づき
利得を決定するように構成したことを特徴とするもので
ある。
値をピッ1〜出力する制御部と、この制御部からのビッ
ト出力をアナログ値に変換するD/A変換器と、入力信
号と前記D/A変換器からの出力とを比較する比較器と
を有し、前記比較器の比較出力に基づき入力信号に相当
するディジタル値を前記制御部より出力する逐次比較型
A/D変換器において、前記比較器の前段に配置された
利得可変アンプと、この利得可変アンプの利得を決定す
る利得決定手段とを設け、かつ、前記制御部は前記比較
器の比較動作を利得決定用の比較モードとA/D変換用
の比較モードとに選択制御し、前記利得決定手段は利得
決定用比較モード時の前記比較器での比較出力に阜づき
利得を決定するように構成したことを特徴とするもので
ある。
[発明の実施例]
以下、本発明の一実施例を図面を参照して説明する。第
1図は本発明の一実施例装置のブロック図、第2図は利
得切換回路の一例を示す概略説明図である。第1図にお
いて、この装置は利(q可変アンプ1.この利得可変ア
ンプ1の利得を決定するゲイン決定回路2及び逐次比較
型A/D変換器3から構成されている。前記利得可変ア
ンプ1は、入力アンプ4と、この入力アンプ4の利得を
切換るための利得切換回路5から構成され、前記利得切
換回路5は、第2図に示すように例えば前記入力アンプ
4の入出力端に抵抗R1,R2,R3をそれぞれ並列に
接続し、この各抵抗を前記ゲイン決定回路2からの信号
に基づきスイッチSW1゜3W2.SW3のON、OF
Fによって選択するようになっている。
1図は本発明の一実施例装置のブロック図、第2図は利
得切換回路の一例を示す概略説明図である。第1図にお
いて、この装置は利(q可変アンプ1.この利得可変ア
ンプ1の利得を決定するゲイン決定回路2及び逐次比較
型A/D変換器3から構成されている。前記利得可変ア
ンプ1は、入力アンプ4と、この入力アンプ4の利得を
切換るための利得切換回路5から構成され、前記利得切
換回路5は、第2図に示すように例えば前記入力アンプ
4の入出力端に抵抗R1,R2,R3をそれぞれ並列に
接続し、この各抵抗を前記ゲイン決定回路2からの信号
に基づきスイッチSW1゜3W2.SW3のON、OF
Fによって選択するようになっている。
前記逐次比較型A/D変換器3は、前記入力アンプ4の
後段に配置されて首記入力アンプ4の出力と後述するD
AC8の出力とを2人力して比較する比較器6.外部か
らの変換コマンドに基づき利得決定モード又はA/D変
換モードを実行する制御部7.この制御部7から出力さ
れるディジタル値をD/A変換して前記比較器6に出力
するD/A変換器(以下、DACと略記する)8から構
成されている。
後段に配置されて首記入力アンプ4の出力と後述するD
AC8の出力とを2人力して比較する比較器6.外部か
らの変換コマンドに基づき利得決定モード又はA/D変
換モードを実行する制御部7.この制御部7から出力さ
れるディジタル値をD/A変換して前記比較器6に出力
するD/A変換器(以下、DACと略記する)8から構
成されている。
また、前記ゲイン決定回路2は、前記比較器6の出力に
基づいて利得を決定して前記利得切換回路5を利得可変
制御するようになっている。
基づいて利得を決定して前記利得切換回路5を利得可変
制御するようになっている。
以上のように構成された装置の作用について、第3図〜
第5図をも参照に加えて説明する。例えば、入力アンプ
1の可変利得を、xl、xB、x64とし、A/D変換
器3の分解能を14ビツトとして説明する。
第5図をも参照に加えて説明する。例えば、入力アンプ
1の可変利得を、xl、xB、x64とし、A/D変換
器3の分解能を14ビツトとして説明する。
先ず、制御部8は外部からの変換コマンドを受けて、第
3図に示すように利得決定モードに入る。
3図に示すように利得決定モードに入る。
ここで、最適利得を決定するためには、入力信号がどの
利得範囲に存在するかを知る必要がおる。
利得範囲に存在するかを知る必要がおる。
そのために、比較器6において入力信号を各利得の切換
点で比較し、その結果により最適利得を決定する。
点で比較し、その結果により最適利得を決定する。
本実施例では、可変利得がXl、X8.X64であるた
め、各切換点は1/8FS、1/64FSとなる。ここ
で、FSとはフルスケールの略であり、利得可変アンプ
1.ADC3の仕様で決定される。利得可変アンプ1で
は、最小利得時の入出力の関係で定まる。例えば、入力
レンジをO〜10Vとすれば、最小利得を1+αとして
フルスケール10(1±α)を得る。ここで、±αは利
得誤差である。一方、ADC3については前記DAC8
の出力フルスケールで定められる。
め、各切換点は1/8FS、1/64FSとなる。ここ
で、FSとはフルスケールの略であり、利得可変アンプ
1.ADC3の仕様で決定される。利得可変アンプ1で
は、最小利得時の入出力の関係で定まる。例えば、入力
レンジをO〜10Vとすれば、最小利得を1+αとして
フルスケール10(1±α)を得る。ここで、±αは利
得誤差である。一方、ADC3については前記DAC8
の出力フルスケールで定められる。
そこで、1 /8 FSに相当する切換点、即ち、MS
Bから数えて3ビツト目をDAC5でアナログ値に変換
し、このアナログ値と入力信号とを比較すればよい。そ
して、同様にして1/64FS。
Bから数えて3ビツト目をDAC5でアナログ値に変換
し、このアナログ値と入力信号とを比較すればよい。そ
して、同様にして1/64FS。
即ち、MSBから数えて6ビツト目をDAC5でアナロ
グ値に変換し、これを入力信号と比較すればよい。
グ値に変換し、これを入力信号と比較すればよい。
この2回の比較動作により、前記ゲイン決定回路2は、
下記の表のようにして最適利得を求める。
下記の表のようにして最適利得を求める。
そして、前記ゲイン決定回路2は、上記のようにして求
められた最適利得に従って、利1q切換回路2の前記ス
イッチSW1.SW2.SW3のON、OFFを選択制
御して利得を切り換え、利得決定モードが完了する。
められた最適利得に従って、利1q切換回路2の前記ス
イッチSW1.SW2.SW3のON、OFFを選択制
御して利得を切り換え、利得決定モードが完了する。
このような利得決定モードが完了した後に、前記制御部
7には第3図に示すようにA/D変換モードが入力し、
通常よ く知られた逐次比較方式でA/D変換を行なうことにな
る。即ち、入力アンプ1では先に決定された利得で増幅
される。そして、この出力は比較器6において、前記制
御部7より出力されたビット出力を前記DAC8でアナ
ログ変換したアナログ値と逐次比較され、首記入力アン
プ1の出力と、DAC8のアナログ値とが一致した際の
前記制御部7のビット出力がディジタル出力として得ら
れる。一方、ゲイン決定回路2は、先に決定された利得
をゲインビットとして出力し、A/D変換されたディジ
タル値をこのゲインビットに基づきデコードするように
なっている。
7には第3図に示すようにA/D変換モードが入力し、
通常よ く知られた逐次比較方式でA/D変換を行なうことにな
る。即ち、入力アンプ1では先に決定された利得で増幅
される。そして、この出力は比較器6において、前記制
御部7より出力されたビット出力を前記DAC8でアナ
ログ変換したアナログ値と逐次比較され、首記入力アン
プ1の出力と、DAC8のアナログ値とが一致した際の
前記制御部7のビット出力がディジタル出力として得ら
れる。一方、ゲイン決定回路2は、先に決定された利得
をゲインビットとして出力し、A/D変換されたディジ
タル値をこのゲインビットに基づきデコードするように
なっている。
次に、前記利1q決定モードを、具体的数値を挙げて説
明する。
明する。
入力アンプ1への入力フルスケールを10Vとし、1V
の信号が入力した場合について説明する。
の信号が入力した場合について説明する。
尚、前記制御部7は、外部コマンドを受けて利得決定モ
ードになっているものとする。
ードになっているものとする。
制御部7は先ず、利得切換点である1 /8 FS即ち
上位3ビツト目にのみ1″をたててDAC8にディジタ
ル値を与える。DAC8は、1/8FS相当=1.25
Vを出力する。
上位3ビツト目にのみ1″をたててDAC8にディジタ
ル値を与える。DAC8は、1/8FS相当=1.25
Vを出力する。
比較器6は、このDAC8の出力と、入力信号1VX1
=1Vとを比較してLOW”を出力する。この値はゲイ
ン決定回路2に記憶される。
=1Vとを比較してLOW”を出力する。この値はゲイ
ン決定回路2に記憶される。
つぎに、制御部7は利得切換点で必る1/64FS即ち
上位6ビツト目にのみ′1″をたててDAC8にディジ
タル値を与える。DAC8は、1/6=IFS相当=1
56.25mVを出力する。
上位6ビツト目にのみ′1″をたててDAC8にディジ
タル値を与える。DAC8は、1/6=IFS相当=1
56.25mVを出力する。
比較器6は、このDAC8の出力と入力信号1VX1=
1Vとを比較して1−IIGH”を出力する。この値は
、ゲイン決定回路2に記憶される。
1Vとを比較して1−IIGH”を出力する。この値は
、ゲイン決定回路2に記憶される。
ゲイン決定回路2は、この1/8FS比較値と1/64
FS比較値とに基づき前記衣に従って最適利得を×8に
決定し、前記利得可変アンプ1の利得を決定制御するこ
とになる。このようにして、利得可変アンプ1の利得は
×8に設定され、入力信号1Vの入力に対して入力アン
プ3の出力は1VX8=8Vとなる(第4図参照)。
FS比較値とに基づき前記衣に従って最適利得を×8に
決定し、前記利得可変アンプ1の利得を決定制御するこ
とになる。このようにして、利得可変アンプ1の利得は
×8に設定され、入力信号1Vの入力に対して入力アン
プ3の出力は1VX8=8Vとなる(第4図参照)。
その後、制御部7はA/D変換モードに切り換わり、逐
次比較方式によってA/D変換を行なうことになる。そ
して、最終ビットが決定されてその動作が完了すること
になる。
次比較方式によってA/D変換を行なうことになる。そ
して、最終ビットが決定されてその動作が完了すること
になる。
このように、この逐次比較型ADCの出力とゲインビッ
ト(上記“LOW”、 ″“HIGH”)の組み合せ
によりデコードすれば、本実施例装置では第5図に示す
ように、6+14=20ビツトの広いダイナミックレン
ジを得ることができる。
ト(上記“LOW”、 ″“HIGH”)の組み合せ
によりデコードすれば、本実施例装置では第5図に示す
ように、6+14=20ビツトの広いダイナミックレン
ジを得ることができる。
尚、本発明は、上記実施例に限定されるものではなく、
本発明の要旨の範囲内で種々の変形実施が可能である。
本発明の要旨の範囲内で種々の変形実施が可能である。
例えば、前記実施例では可変利得をXi、X8.X64
にそれぞれ設定したが、これに限らず種々の利得が設定
可能であり、必ずしも1以上の利得に限らず1/2等の
1以下の利得に設定してもよい。
にそれぞれ設定したが、これに限らず種々の利得が設定
可能であり、必ずしも1以上の利得に限らず1/2等の
1以下の利得に設定してもよい。
[発明の効果]
以上説明したように本発明によれば、逐次比較型A/D
変換器でダイナミックレンジの拡大を図りながらも、従
来に比べて回路の簡略化を図ることができるため、小型
化を達成でき、しかも信頼性の高い逐次比較型A/D変
換器を提供することができる。
変換器でダイナミックレンジの拡大を図りながらも、従
来に比べて回路の簡略化を図ることができるため、小型
化を達成でき、しかも信頼性の高い逐次比較型A/D変
換器を提供することができる。
第1図は本発明の一実施例装置のブロック図、第2図は
利得切換回路の一例を示す概略説明図、第3図は利1q
決定モード及びA/D変換モードのタイミングを示すタ
イミングチャート、第4図は最適利得を説明するための
説明図、第5図はデコード後のダイナミックレンジを説
明するための説明図である。 1・・・利得可変アンプ、2・・・ゲイン決定回路、3
・・・逐次比較型A/D変換器、6・・・比較器、7・
・・制御部、8・・・DAC0 代理人 弁理士 則 近 憲 (右向
大 胡 典 夫1−.−−−−−−−」 第3図
利得切換回路の一例を示す概略説明図、第3図は利1q
決定モード及びA/D変換モードのタイミングを示すタ
イミングチャート、第4図は最適利得を説明するための
説明図、第5図はデコード後のダイナミックレンジを説
明するための説明図である。 1・・・利得可変アンプ、2・・・ゲイン決定回路、3
・・・逐次比較型A/D変換器、6・・・比較器、7・
・・制御部、8・・・DAC0 代理人 弁理士 則 近 憲 (右向
大 胡 典 夫1−.−−−−−−−」 第3図
Claims (2)
- (1)ディジタル値をビット出力する制御部と、この制
御部からのビット出力をアナログ値に変換するD/A変
換器と、入力信号と前記D/A変換器からの出力とを比
較する比較器とを有し、前記比較器の比較出力に基づき
入力信号に相当するディジタル値を前記制御部より出力
する逐次比較型A/D変換器において、前記比較器の前
段に配置された利得可変アンプと、この利得可変アンプ
の利得を決定する利得決定手段とを設け、かつ、前記制
御部は前記比較器の比較動作を利得決定用の比較モード
とA/D変換用の比較モードとに選択制御し、前記利得
決定手段は利得決定用比較モード時の前記比較器での比
較出力に基づき利得を決定するように構成したことを特
徴とする逐次比較型A/D変換器。 - (2)制御部は、利得決定モード時に、利得の切換点に
相当するビットを指定して前記D/A変換器に出力し、
前記比較器はこの出力を前記D/A変換器を介して入力
して入力信号と比較するものである特許請求の範囲第1
項記載の逐次比較型A/D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP413686A JPS62163419A (ja) | 1986-01-14 | 1986-01-14 | 逐次比較型a/d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP413686A JPS62163419A (ja) | 1986-01-14 | 1986-01-14 | 逐次比較型a/d変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62163419A true JPS62163419A (ja) | 1987-07-20 |
Family
ID=11576362
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP413686A Pending JPS62163419A (ja) | 1986-01-14 | 1986-01-14 | 逐次比較型a/d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62163419A (ja) |
-
1986
- 1986-01-14 JP JP413686A patent/JPS62163419A/ja active Pending
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