JPS6159570B2 - - Google Patents
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- JPS6159570B2 JPS6159570B2 JP55177593A JP17759380A JPS6159570B2 JP S6159570 B2 JPS6159570 B2 JP S6159570B2 JP 55177593 A JP55177593 A JP 55177593A JP 17759380 A JP17759380 A JP 17759380A JP S6159570 B2 JPS6159570 B2 JP S6159570B2
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- 238000006243 chemical reaction Methods 0.000 claims description 39
- 238000001514 detection method Methods 0.000 claims description 16
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ・デイジタル（以下Ａ／Ｄと
いう）変換器のオーバーフロー検出方式に関し、
特にＡ／Ｄ変換器におけるオーバーフローの有無
を早期に検出できるようにしたオーバーフロー検
出方式に関する。
いう）変換器のオーバーフロー検出方式に関し、
特にＡ／Ｄ変換器におけるオーバーフローの有無
を早期に検出できるようにしたオーバーフロー検
出方式に関する。
アナログ信号をデイジタル信号に変換するＡ／
Ｄ変換器では、オーバーフローを検出して入力レ
ンジの切替を行なつているが、従来のオーバーフ
ロー検出方式ではＡ／Ｄ変換器の変換がすべて終
了するまではオーバーフローの有無が判別できな
いので、レンジ切替を行なつてＡ／Ｄ変換可能な
入力レンジが選定されるまでに時間がかかる欠点
があつた。
Ｄ変換器では、オーバーフローを検出して入力レ
ンジの切替を行なつているが、従来のオーバーフ
ロー検出方式ではＡ／Ｄ変換器の変換がすべて終
了するまではオーバーフローの有無が判別できな
いので、レンジ切替を行なつてＡ／Ｄ変換可能な
入力レンジが選定されるまでに時間がかかる欠点
があつた。
第１図は従来のＡ／Ｄ変換器におけるオーバー
フロー検出方式を示したもので、１はレンジ切替
部、２は逐次比較形のＡ／Ｄ変換器、３はオーバ
ーフロー検出器、４は制御部である。
フロー検出方式を示したもので、１はレンジ切替
部、２は逐次比較形のＡ／Ｄ変換器、３はオーバ
ーフロー検出器、４は制御部である。
この構成において、例えば図示省略したセンサ
から検出されたアナログ入力は、レンジ切替部１
を経てＡ／Ｄ変換器２によりＡ／Ｄ変換される。
Ａ／Ｄ変換器２は、すべての桁についてＡ／Ｄ変
換が終了するとＡ／Ｄ変換終了信号を出力し、こ
れをオーバーフロー検出器３および制御部４に送
出する。このとき、Ａ／Ｄ変換器２の最大桁
（MSB）から最小桁（LSB）までの全ての桁信号
が「１」のとき、ナンド回路により構成されるオ
ーバーフロー検出器３は、オーバーフローがあつ
たことを示すオーバーフロー信号「０」を出力
し、入力レベルがＡ／Ｄ変換器２の最大入力範囲
を越えたことを示す。このオーバーフロー信号
「０」を受けて制御部４はレンジ切替制御信号を
レンジ切替部１に送り、その増幅レンジを１段下
げるとともにＡ／Ｄ変換指令（Ａ／Ｄ変換
CMD）をＡ／Ｄ変換器２に送出し、増幅レンジ
が一段下げられた入力に関して再度Ａ／Ｄ変換を
実行させる。これによるも再びオーバーフローが
生じれば制御部４はレンジ切替部１の増幅度を更
に１段下げてＡ／Ｄ変換器２にＡ／Ｄ変換を行な
わせる。そしてこれをオーバーフローがなくなる
まで繰返して所期のＡ／Ｄ変換を行うものであ
る。
から検出されたアナログ入力は、レンジ切替部１
を経てＡ／Ｄ変換器２によりＡ／Ｄ変換される。
Ａ／Ｄ変換器２は、すべての桁についてＡ／Ｄ変
換が終了するとＡ／Ｄ変換終了信号を出力し、こ
れをオーバーフロー検出器３および制御部４に送
出する。このとき、Ａ／Ｄ変換器２の最大桁
（MSB）から最小桁（LSB）までの全ての桁信号
が「１」のとき、ナンド回路により構成されるオ
ーバーフロー検出器３は、オーバーフローがあつ
たことを示すオーバーフロー信号「０」を出力
し、入力レベルがＡ／Ｄ変換器２の最大入力範囲
を越えたことを示す。このオーバーフロー信号
「０」を受けて制御部４はレンジ切替制御信号を
レンジ切替部１に送り、その増幅レンジを１段下
げるとともにＡ／Ｄ変換指令（Ａ／Ｄ変換
CMD）をＡ／Ｄ変換器２に送出し、増幅レンジ
が一段下げられた入力に関して再度Ａ／Ｄ変換を
実行させる。これによるも再びオーバーフローが
生じれば制御部４はレンジ切替部１の増幅度を更
に１段下げてＡ／Ｄ変換器２にＡ／Ｄ変換を行な
わせる。そしてこれをオーバーフローがなくなる
まで繰返して所期のＡ／Ｄ変換を行うものであ
る。
したがつて従来のオーバーフロー検出方式で
は、Ａ／Ｄ変換器２が全桁について変換が終了す
るまではオーバーフローの有無が判定できないた
めに、オーバーフローがなくなるまでにレンジ切
替部１において多段切替が行なわれる場合には、
切替までに時間がかかるため全体のＡ／Ｄ変換が
終了するまでに時間がかかるという欠点があつ
た。このことは高速のＡ／Ｄ変換が要求されるよ
うな場合に問題となる。例えば地震テレメータシ
ステムのＡ／Ｄ変換の場合、第１図の装置で多チ
ヤンネルのＡ／Ｄ変換を行なつているが、１チヤ
ンネル当り４レンジ切替を持つているのでサンプ
リング速度が早いときには多段切換が不可能にな
るという不都合が生じる。このように広帯域の地
震テレメータの場合等には、サンプリング速度が
速いのでＡ／Ｄ変換の高速性が一層要求されるこ
とになる。
は、Ａ／Ｄ変換器２が全桁について変換が終了す
るまではオーバーフローの有無が判定できないた
めに、オーバーフローがなくなるまでにレンジ切
替部１において多段切替が行なわれる場合には、
切替までに時間がかかるため全体のＡ／Ｄ変換が
終了するまでに時間がかかるという欠点があつ
た。このことは高速のＡ／Ｄ変換が要求されるよ
うな場合に問題となる。例えば地震テレメータシ
ステムのＡ／Ｄ変換の場合、第１図の装置で多チ
ヤンネルのＡ／Ｄ変換を行なつているが、１チヤ
ンネル当り４レンジ切替を持つているのでサンプ
リング速度が早いときには多段切換が不可能にな
るという不都合が生じる。このように広帯域の地
震テレメータの場合等には、サンプリング速度が
速いのでＡ／Ｄ変換の高速性が一層要求されるこ
とになる。
したがつて本発明は、従来のオーバーフロー検
出方式における上記欠点を改善して、Ａ／Ｄ変換
器の最大入力範囲を越えた入力、すなわちオーバ
ーフローとなる入力かどうかを早期に検出し、
Ａ／Ｄ変換器のＡ／Ｄ変換動作を直ちに終了（リ
セツト）させるとともに、レンジを切替えてＡ／
Ｄ変換器の入力レベルを１段下げて再びＡ／Ｄ変
換を行なわせることにより、レンジ切替による時
間損失を除去することを可能にしたＡ／Ｄ変換器
のオーバーフロー検出方式を提供することを目的
とするものである。そしてこのために本発明にお
けるＡ／Ｄ変換器のオーバーフロー検出方式では
レンジ切替部とレンジ切替部からの入力をアナロ
グ・デイジタル変換する逐次比較形アナログ・デ
イジタル変換部と該アナログ・デイジタル変換部
からのオーバーフロー情報を受けて上記レンジ切
替部をレンジ切替制御する制御部を具備するアナ
ログ・デイジタル変換器において、上記逐次比較
形アナログ・デイジタル変換部を構成する加重抵
抗内の最上位桁にあたる抵抗と同じ値の付加抵抗
を設け、該最上位桁にあたる抵抗と付加抵抗によ
る出力を加算した加算出力と、入力とを比較手段
により比較することを特徴とする。
出方式における上記欠点を改善して、Ａ／Ｄ変換
器の最大入力範囲を越えた入力、すなわちオーバ
ーフローとなる入力かどうかを早期に検出し、
Ａ／Ｄ変換器のＡ／Ｄ変換動作を直ちに終了（リ
セツト）させるとともに、レンジを切替えてＡ／
Ｄ変換器の入力レベルを１段下げて再びＡ／Ｄ変
換を行なわせることにより、レンジ切替による時
間損失を除去することを可能にしたＡ／Ｄ変換器
のオーバーフロー検出方式を提供することを目的
とするものである。そしてこのために本発明にお
けるＡ／Ｄ変換器のオーバーフロー検出方式では
レンジ切替部とレンジ切替部からの入力をアナロ
グ・デイジタル変換する逐次比較形アナログ・デ
イジタル変換部と該アナログ・デイジタル変換部
からのオーバーフロー情報を受けて上記レンジ切
替部をレンジ切替制御する制御部を具備するアナ
ログ・デイジタル変換器において、上記逐次比較
形アナログ・デイジタル変換部を構成する加重抵
抗内の最上位桁にあたる抵抗と同じ値の付加抵抗
を設け、該最上位桁にあたる抵抗と付加抵抗によ
る出力を加算した加算出力と、入力とを比較手段
により比較することを特徴とする。
以下本発明の一実施例を第２図および第３図に
もとづき説明する。
もとづき説明する。
第２図は本発明のオーバーフロー検出方式に用
いるＡ／Ｄ変換器及び制御部の部分を示すブロツ
ク図、第３図はＡ／Ｄ変換器の詳細を示す説明図
である。
いるＡ／Ｄ変換器及び制御部の部分を示すブロツ
ク図、第３図はＡ／Ｄ変換器の詳細を示す説明図
である。
図において、１は例えば２oの増幅度を有する
プログラマブル増幅器で構成されるレンジ切替部
であつて、第１図に示されるレンジ切替部１と同
じ構成のものである。２′は逐次比較形のＡ／Ｄ
変換器であつて、第３図に詳述するように、オー
バーフロー検出部を付加した点を除けば第１図に
示した従来のＡ／Ｄ変換器２と同様の構成を有す
るものである。４′は制御部であつて、Ａ／Ｄ変
換器２′からのオーバーフロー情報により直ちに
レンジ切替制御信号とＡ／Ｄ変換指令を発生する
ようになつている点を除けば第１図の制御部４と
同じ構成のものである。
プログラマブル増幅器で構成されるレンジ切替部
であつて、第１図に示されるレンジ切替部１と同
じ構成のものである。２′は逐次比較形のＡ／Ｄ
変換器であつて、第３図に詳述するように、オー
バーフロー検出部を付加した点を除けば第１図に
示した従来のＡ／Ｄ変換器２と同様の構成を有す
るものである。４′は制御部であつて、Ａ／Ｄ変
換器２′からのオーバーフロー情報により直ちに
レンジ切替制御信号とＡ／Ｄ変換指令を発生する
ようになつている点を除けば第１図の制御部４と
同じ構成のものである。
この構成において、レンジ切替部１からのアナ
ログ入力がＡ／Ｄ変換器２′に加えられると、
Ａ／Ｄ変換器２′は、後で第３図に詳述する操作
により、印加されたアナログ入力がＡ／Ｄ変換器
２の最大入力範囲内にあるか否かを早急に判別
し、最大入力範囲内ならばＡ／Ｄ変換動作を実行
させる。
ログ入力がＡ／Ｄ変換器２′に加えられると、
Ａ／Ｄ変換器２′は、後で第３図に詳述する操作
により、印加されたアナログ入力がＡ／Ｄ変換器
２の最大入力範囲内にあるか否かを早急に判別
し、最大入力範囲内ならばＡ／Ｄ変換動作を実行
させる。
もしも最大入力範囲を越える入力のときはオー
バーフロー信号を発生して制御部４′に送出する
と同時にＡ／Ｄ変換リセツト信号を発生し、Ａ／
Ｄ変換器をリセツトしてＡ／Ｄ変換動作を終了さ
せ、変換終了信号を制御部４′に送出する。制御
部４′は、オーバーフロー信号と変換終了信号と
を受取ると、レンジ切替制御信号をレンジ切替部
１に送出し、増幅度を１段下げさせてＡ／Ｄ変換
器２′に入力される入力レベルを一段低いものに
するとともに、Ａ／Ｄ変換指令をリセツトさせた
Ａ／Ｄ変換器２′に送出し、Ａ／Ｄ変換動作を再
開させて、前記の動作を繰返させる。
バーフロー信号を発生して制御部４′に送出する
と同時にＡ／Ｄ変換リセツト信号を発生し、Ａ／
Ｄ変換器をリセツトしてＡ／Ｄ変換動作を終了さ
せ、変換終了信号を制御部４′に送出する。制御
部４′は、オーバーフロー信号と変換終了信号と
を受取ると、レンジ切替制御信号をレンジ切替部
１に送出し、増幅度を１段下げさせてＡ／Ｄ変換
器２′に入力される入力レベルを一段低いものに
するとともに、Ａ／Ｄ変換指令をリセツトさせた
Ａ／Ｄ変換器２′に送出し、Ａ／Ｄ変換動作を再
開させて、前記の動作を繰返させる。
第３図はＡ／Ｄ変換器２′内のオーバーフロー
検出方式の詳細を説明したものであつて、２１は
加重抵抗部、２２は逐次比較レジスタ、２３は加
算回路、２４は電圧比較器、２５はクロツクパル
ス発生器、２６は基準電圧発生部、S1，S2，S3…
…はスイツチ、R1，R2，R3……は加重抵抗であ
る。この構成は、加重抵抗部２１内の構成を除き
従来のものと同様な構成である。
検出方式の詳細を説明したものであつて、２１は
加重抵抗部、２２は逐次比較レジスタ、２３は加
算回路、２４は電圧比較器、２５はクロツクパル
ス発生器、２６は基準電圧発生部、S1，S2，S3…
…はスイツチ、R1，R2，R3……は加重抵抗であ
る。この構成は、加重抵抗部２１内の構成を除き
従来のものと同様な構成である。
次にこの第３図にもとづき従来のＡ／Ｄ変換動
作と本発明のＡ／Ｄ変換動作について簡単に比較
説明する。
作と本発明のＡ／Ｄ変換動作について簡単に比較
説明する。
最上桁（MSB）にあたる加重抵抗R1がスイツ
チS1によりオンされると基準電圧発生部２６から
印加された基準電圧Ｖsがこの加重抵抗R1に印加
され、この加重抵抗R1に応じた電流が流れる。
加算回路はこの加重抵抗R1を経由して流入され
た電流値に応じた出力を発生し、これを電圧比較
器２４に伝達し、レンジ切替部１から伝達された
入力電圧と比較される。この場合入力電圧が加算
回路２３の出力電圧よりも大きい逐次比較レジス
タ２２内の最上位桁のビツトが「１」になる。も
しも入力電圧が加算回路２３の出力電圧よりも小
であれば逐次比較レジスタ２２の最上位桁のビツ
トは「０」となり、スイツチS1はオフとなる。
チS1によりオンされると基準電圧発生部２６から
印加された基準電圧Ｖsがこの加重抵抗R1に印加
され、この加重抵抗R1に応じた電流が流れる。
加算回路はこの加重抵抗R1を経由して流入され
た電流値に応じた出力を発生し、これを電圧比較
器２４に伝達し、レンジ切替部１から伝達された
入力電圧と比較される。この場合入力電圧が加算
回路２３の出力電圧よりも大きい逐次比較レジス
タ２２内の最上位桁のビツトが「１」になる。も
しも入力電圧が加算回路２３の出力電圧よりも小
であれば逐次比較レジスタ２２の最上位桁のビツ
トは「０」となり、スイツチS1はオフとなる。
次いでスイツチS2がオンとなるが、従来の場合
には加重抵抗R1，R2，R3，R4………の間ではR1
＝2R2、R2＝2R3、R3＝2R4………という関係に設
定されているので、加重抵抗R2により加重抵抗
R1の1/2の電流が加算回路２３により加算され、
この加算された電流による出力電圧が入力電圧と
電圧比較器２４で比較されることになる。このと
き入力電圧が大きければ逐次比較レジスタ２２の
２番目のビツトは「１」となり、入力電圧が小さ
ければ「０」となるとともにスイツチS2はオフと
なる。以下この操作を各加重抵抗について繰返
し、最下位桁（LSB）まで実行する。Ａ／Ｄ変換
が終了すると逐次比較レジスタ２２内の各桁に対
するビツトにおいて、「１」のビツトに対応す
る、加重抵抗部２１内のスイツチはオンに、
「０」のビツトに対応するスイツチはオフの状態
になつている。かくして逐次比較レジスタ内のす
べてのビツトが「１」ならば、オーバーフローが
生じているので、従来の方式はこの段階でオーバ
ーフロー信号を発生していた。勿論上記各制御は
クロツクパルス発生器２５により発生されたクロ
ツクパルスにより全体の動作が制御されるもので
ある。
には加重抵抗R1，R2，R3，R4………の間ではR1
＝2R2、R2＝2R3、R3＝2R4………という関係に設
定されているので、加重抵抗R2により加重抵抗
R1の1/2の電流が加算回路２３により加算され、
この加算された電流による出力電圧が入力電圧と
電圧比較器２４で比較されることになる。このと
き入力電圧が大きければ逐次比較レジスタ２２の
２番目のビツトは「１」となり、入力電圧が小さ
ければ「０」となるとともにスイツチS2はオフと
なる。以下この操作を各加重抵抗について繰返
し、最下位桁（LSB）まで実行する。Ａ／Ｄ変換
が終了すると逐次比較レジスタ２２内の各桁に対
するビツトにおいて、「１」のビツトに対応す
る、加重抵抗部２１内のスイツチはオンに、
「０」のビツトに対応するスイツチはオフの状態
になつている。かくして逐次比較レジスタ内のす
べてのビツトが「１」ならば、オーバーフローが
生じているので、従来の方式はこの段階でオーバ
ーフロー信号を発生していた。勿論上記各制御は
クロツクパルス発生器２５により発生されたクロ
ツクパルスにより全体の動作が制御されるもので
ある。
本発明では、加重抵抗部２１の内部構成に大き
な特徴が存在するので、この点を中心に説明す
る。
な特徴が存在するので、この点を中心に説明す
る。
従来の加重抵抗部は先に説明した如く、最大桁
が「０」か「１」かを判別する加重抵抗R1から
始まつて順次下位の桁が「０」か「１」かを判別
する加重抵抗R2，R3，R4………がスイツチS1，
S2，S3………を介して基準電圧発生部２６に接続
されている。そして各加重抵抗R1，R2，R3，R4
………の値は、上記の如くR1＝2R2、R2＝2R3、
R3＝2R4………、すなわち一般にＲi＝2Ri+1とい
う関係になつている。このためR1がオンされる
と基準電圧の1/1に応じた値と比較され、R2がオ
ンされるとその1/2となり一般にＲiがオンされる
と（1/2）i-1倍の電圧となる。したがつて全ての
スイツチがオンとなると、そのとき加算回路２３
から発生される電圧は１＋1/2＋1/4＋1/8＋……
…≒２となる。そしてこのときＡ／Ｄ変換器のす
べての桁、すなわち逐次比較レジスタ２２のすべ
ての桁は「１」となり、オーバーフロー状態にな
る。
が「０」か「１」かを判別する加重抵抗R1から
始まつて順次下位の桁が「０」か「１」かを判別
する加重抵抗R2，R3，R4………がスイツチS1，
S2，S3………を介して基準電圧発生部２６に接続
されている。そして各加重抵抗R1，R2，R3，R4
………の値は、上記の如くR1＝2R2、R2＝2R3、
R3＝2R4………、すなわち一般にＲi＝2Ri+1とい
う関係になつている。このためR1がオンされる
と基準電圧の1/1に応じた値と比較され、R2がオ
ンされるとその1/2となり一般にＲiがオンされる
と（1/2）i-1倍の電圧となる。したがつて全ての
スイツチがオンとなると、そのとき加算回路２３
から発生される電圧は１＋1/2＋1/4＋1/8＋……
…≒２となる。そしてこのときＡ／Ｄ変換器のす
べての桁、すなわち逐次比較レジスタ２２のすべ
ての桁は「１」となり、オーバーフロー状態にな
る。
ところでこの従来のＡ／Ｄ変換動作を考察すれ
ば、加重抵抗R2以下のものによるＡ／Ｄ変換動
作により加算される電圧は、最大でも加重抵抗
R1による電圧値と同一であることがわかる。
ば、加重抵抗R2以下のものによるＡ／Ｄ変換動
作により加算される電圧は、最大でも加重抵抗
R1による電圧値と同一であることがわかる。
本発明者等はこの点に着目したものであつて、
加重抵抗R2以下の代りに抵抗Ｒsを設け、この抵
抗Ｒsによつて発生する電圧が加重抵抗R2以下の
加重抵抗によつて発生する電圧の加算値に等しく
なるようにすれば、すべての加重抵抗について検
討するまでもなく、抵抗R1とこの抵抗Ｒsとによ
る電圧と入力電圧とを比較すれば直ちにオーバー
フローであるか否かを判別できることになる。そ
してこの抵抗Ｒsと加算抵抗R1による電圧が等し
いことからＲs＝R1とすればよいことは直ちにわ
かる。
加重抵抗R2以下の代りに抵抗Ｒsを設け、この抵
抗Ｒsによつて発生する電圧が加重抵抗R2以下の
加重抵抗によつて発生する電圧の加算値に等しく
なるようにすれば、すべての加重抵抗について検
討するまでもなく、抵抗R1とこの抵抗Ｒsとによ
る電圧と入力電圧とを比較すれば直ちにオーバー
フローであるか否かを判別できることになる。そ
してこの抵抗Ｒsと加算抵抗R1による電圧が等し
いことからＲs＝R1とすればよいことは直ちにわ
かる。
したがつて、本発明では、第３図の加重抵抗部
２１において、下から２番目にスイツチS2′およ
び加重抵抗R2′を設け、この加重抵抗R2′の値をR1
に等しく定めてR2′＝R1とする。そして以下従来
と同様にしてR2＝2R3、R3＝2R4………とし、全
体として１ビツト追加した形にする。これにより
最初の加重抵抗R1のビツトが「１」になり次い
でこの２番目の加重抵抗R2′のビツトが「１」と
なることにより、直ちにオーバーフローが判別で
きることになる。
２１において、下から２番目にスイツチS2′およ
び加重抵抗R2′を設け、この加重抵抗R2′の値をR1
に等しく定めてR2′＝R1とする。そして以下従来
と同様にしてR2＝2R3、R3＝2R4………とし、全
体として１ビツト追加した形にする。これにより
最初の加重抵抗R1のビツトが「１」になり次い
でこの２番目の加重抵抗R2′のビツトが「１」と
なることにより、直ちにオーバーフローが判別で
きることになる。
勿論この場合、この「１」がそのままオーバー
フロー情報になるので、これをオーバーフロー信
号として逐次比較レジスタ２２すなわち、第２図
のＡ／Ｄ変換器２′をリセツトし、また制御部
４′に送出する。
フロー情報になるので、これをオーバーフロー信
号として逐次比較レジスタ２２すなわち、第２図
のＡ／Ｄ変換器２′をリセツトし、また制御部
４′に送出する。
本発明において追加される加重抵抗はオーバー
フロー判別用でありＡ／Ｄ変換用に利用しないよ
うに構成すれば、従来のＡ／Ｄ変換回路をほぼそ
のまま使用することができる。
フロー判別用でありＡ／Ｄ変換用に利用しないよ
うに構成すれば、従来のＡ／Ｄ変換回路をほぼそ
のまま使用することができる。
以上説明のように、結局本発明のオーバーフロ
ー検出方式によれば、Ａ／Ｄ変換動作の最初の数
ビツトでオーバーフローの有無を直ちに判別でき
るので、レンジ切替がきわめて速やかになる。そ
れ故、例えば広帯域の地震テレメータのようなサ
ンプリング速度の速いものに対しても充分応答で
きるＡ／Ｄ変換を行なうことが可能となる。
ー検出方式によれば、Ａ／Ｄ変換動作の最初の数
ビツトでオーバーフローの有無を直ちに判別でき
るので、レンジ切替がきわめて速やかになる。そ
れ故、例えば広帯域の地震テレメータのようなサ
ンプリング速度の速いものに対しても充分応答で
きるＡ／Ｄ変換を行なうことが可能となる。
なお上記の加重抵抗部における動作説明は電流
により行なつたが、これを電圧によつて行なつて
も同様である。
により行なつたが、これを電圧によつて行なつて
も同様である。
第１図は従来のＡ／Ｄ変換器のオーバーフロー
検出方式の説明図、第２図は本発明の一実施例、
第３図はそのオーバーフロー検出用のＡ／Ｄ変換
部の詳細説明図である。 図中、１はレンジ切替部、２，２′は逐次比較
形Ａ／Ｄ変換器、３はオーバーフロー検出器、
４，４′は制御部、２１は加重抵抗部、２２は逐
次比較レジスタ、２３は加算回路、２４は電圧比
較器、２５はクロツクパルス発生器、２６は基準
電圧発生部をそれぞれ示す。
検出方式の説明図、第２図は本発明の一実施例、
第３図はそのオーバーフロー検出用のＡ／Ｄ変換
部の詳細説明図である。 図中、１はレンジ切替部、２，２′は逐次比較
形Ａ／Ｄ変換器、３はオーバーフロー検出器、
４，４′は制御部、２１は加重抵抗部、２２は逐
次比較レジスタ、２３は加算回路、２４は電圧比
較器、２５はクロツクパルス発生器、２６は基準
電圧発生部をそれぞれ示す。
Claims (1)
- １ レンジ切替部とレンジ切替部からの入力をア
ナログ・デイジタル変換する逐次比較形アナロ
グ・デイジタル変換部と該アナログ・デイジタル
変換部からのオーバーフロー情報を受けて上記レ
ンジ切替部をレンジ切替制御する制御部を具備す
るアナログ・デイジタル変換器において、上記逐
次比較形アナログ・デイジタル変換部を構成する
加重抵抗内の最上位桁にあたる抵抗と同じ値の付
加抵抗を設け、該最上位桁にあたる抵抗と付加抵
抗による出力を加算した加算出力と、入力とを比
較手段により比較することを特徴とするアナロ
グ・デイジタル変換器のオーバーフロー検出方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17759380A JPS57101420A (en) | 1980-12-16 | 1980-12-16 | Overflow detection system for analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17759380A JPS57101420A (en) | 1980-12-16 | 1980-12-16 | Overflow detection system for analog-to-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57101420A JPS57101420A (en) | 1982-06-24 |
| JPS6159570B2 true JPS6159570B2 (ja) | 1986-12-17 |
Family
ID=16033699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17759380A Granted JPS57101420A (en) | 1980-12-16 | 1980-12-16 | Overflow detection system for analog-to-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57101420A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411961U (ja) * | 1990-05-23 | 1992-01-30 | ||
| JP2004079158A (ja) * | 2002-08-09 | 2004-03-11 | Samsung Electronics Co Ltd | 温度感知器及び偏移温度検出方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2617484B2 (ja) * | 1987-09-25 | 1997-06-04 | 日本電気株式会社 | 逐次比較型ａ−ｄ変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582538A (en) * | 1978-12-15 | 1980-06-21 | Victor Co Of Japan Ltd | Non-linear ad conversion circuit |
| JPS55137723A (en) * | 1979-04-16 | 1980-10-27 | Yokogawa Hokushin Electric Corp | Digital analogue converter |
-
1980
- 1980-12-16 JP JP17759380A patent/JPS57101420A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582538A (en) * | 1978-12-15 | 1980-06-21 | Victor Co Of Japan Ltd | Non-linear ad conversion circuit |
| JPS55137723A (en) * | 1979-04-16 | 1980-10-27 | Yokogawa Hokushin Electric Corp | Digital analogue converter |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411961U (ja) * | 1990-05-23 | 1992-01-30 | ||
| JP2004079158A (ja) * | 2002-08-09 | 2004-03-11 | Samsung Electronics Co Ltd | 温度感知器及び偏移温度検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57101420A (en) | 1982-06-24 |
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