JPH0418723B2 - - Google Patents
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- JPH0418723B2 JPH0418723B2 JP59132188A JP13218884A JPH0418723B2 JP H0418723 B2 JPH0418723 B2 JP H0418723B2 JP 59132188 A JP59132188 A JP 59132188A JP 13218884 A JP13218884 A JP 13218884A JP H0418723 B2 JPH0418723 B2 JP H0418723B2
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- Japan
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- gain
- amplifier
- channel
- channels
- circuit
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Links
- 238000005070 sampling Methods 0.000 claims description 15
- 230000003044 adaptive effect Effects 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000003325 tomography Methods 0.000 description 2
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- 238000013480 data collection Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
Landscapes
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は多重チヤネル利得予測型増幅器システ
ムに関し、特に各チヤネルからの信号に対して、
以降のサンプリングとＡ／Ｄ変換器への供給のた
めに増幅利得を最適化するようにされた多重チヤ
ネル利得予測型増幅器システムに関する。
ムに関し、特に各チヤネルからの信号に対して、
以降のサンプリングとＡ／Ｄ変換器への供給のた
めに増幅利得を最適化するようにされた多重チヤ
ネル利得予測型増幅器システムに関する。
従来の技術
従来の適応型の変換システムにおいては、増幅
器をしばしば飽和状態へ駆動してしまうという問
題が生ずる。増幅器が飽和状態へ駆動されると、
回復するのに比較的長時間、代表的には２ないし
４マイクロ秒程度の時間が必要である。現在のデ
ータ収集応用、例えば心臓血管検査に用いられる
電子計算機利用のレントゲン断層スキヤナでは、
心臓を停止させた影像を得るために、ワード
（語）当り１マイクロ秒程度のスピードが必要と
される。飽和状態が発生するようなシステムは２
ないし４マイクロ秒の回復時間遅れが生じるため
に、使用できないことになる。
器をしばしば飽和状態へ駆動してしまうという問
題が生ずる。増幅器が飽和状態へ駆動されると、
回復するのに比較的長時間、代表的には２ないし
４マイクロ秒程度の時間が必要である。現在のデ
ータ収集応用、例えば心臓血管検査に用いられる
電子計算機利用のレントゲン断層スキヤナでは、
心臓を停止させた影像を得るために、ワード
（語）当り１マイクロ秒程度のスピードが必要と
される。飽和状態が発生するようなシステムは２
ないし４マイクロ秒の回復時間遅れが生じるため
に、使用できないことになる。
発明が解決しようとする問題点
従つて、本発明の１つの目的は適応型変換に用
いるための、高速多重チヤネル利得予測型の増幅
器システムを得ることである。
いるための、高速多重チヤネル利得予測型の増幅
器システムを得ることである。
本発明の別の目的は、増幅器の飽和による遅れ
を生じないような、上述のような増幅器システム
を得ることである。
を生じないような、上述のような増幅器システム
を得ることである。
本発明の更に別の目的は、全体的なデータ処理
速度を増大させた、上述のような増幅器システム
を得ることである。
速度を増大させた、上述のような増幅器システム
を得ることである。
問題点を解決するための手段
本発明は次のようなことを実現することによつ
て得られる。すなわち、真に効率的な多重チヤネ
ル利得予測型増幅器システム及びそのようなシス
テムを用いた適応型の変換器は、入力信号を逐次
的にスイツチングして、まずその信号のための望
ましい利得を決定し、次にその利得でその信号を
増幅することによつて増幅器飽和を避け、出力信
号の供給路を設けることによつてデータワードの
処理速度を増大させることにより実現される。
て得られる。すなわち、真に効率的な多重チヤネ
ル利得予測型増幅器システム及びそのようなシス
テムを用いた適応型の変換器は、入力信号を逐次
的にスイツチングして、まずその信号のための望
ましい利得を決定し、次にその利得でその信号を
増幅することによつて増幅器飽和を避け、出力信
号の供給路を設けることによつてデータワードの
処理速度を増大させることにより実現される。
本発明は多重チヤネル利得予測型の増幅器シス
テムについて述べている。第１チヤネルと第２チ
ヤネルから入力を受信するための手段が設けられ
ている。可変利得増幅器とその可変利得増幅器の
利得を設定するための利得設定回路が設けられて
いる。第１及び第２チヤネルからの入力に応答す
るスイツチング手段は、逐次的に各チヤネルをま
ず利得設定回路へ接続してそのチヤネルに対する
望ましい利得を決定し、次に可変利得増幅器へ接
続してその望ましい利得を設定するようになつて
いる。
テムについて述べている。第１チヤネルと第２チ
ヤネルから入力を受信するための手段が設けられ
ている。可変利得増幅器とその可変利得増幅器の
利得を設定するための利得設定回路が設けられて
いる。第１及び第２チヤネルからの入力に応答す
るスイツチング手段は、逐次的に各チヤネルをま
ず利得設定回路へ接続してそのチヤネルに対する
望ましい利得を決定し、次に可変利得増幅器へ接
続してその望ましい利得を設定するようになつて
いる。
本発明は更に、多重チヤネル利得予測型増幅器
システムを、可変利得増幅器からの第１及び第２
チヤネルからの逐次的信号をサンプリングし保持
するための手段と組合せたものを含む、多重チヤ
ネル適応型変換システムについて述べている。サ
ンプリング及び保持のための手段に応答して、第
１及び第２チヤネルからのアナログ信号をデジタ
ル信号へ変換するための、アナログからデジタル
への変換器が設けられている。サンプリング及び
保持のための手段は、第１及び第２チヤネルから
の信号をサンプリングし、保持するために、それ
ぞれ第１及び第２のサンプリング及び保持のため
の回路を含んでいてもよい。各各第１及び第２の
チヤネルからのサンプリングされ保持された信号
を逐次的に通過させるための出力スイツチング手
段を設けることができる。
システムを、可変利得増幅器からの第１及び第２
チヤネルからの逐次的信号をサンプリングし保持
するための手段と組合せたものを含む、多重チヤ
ネル適応型変換システムについて述べている。サ
ンプリング及び保持のための手段に応答して、第
１及び第２チヤネルからのアナログ信号をデジタ
ル信号へ変換するための、アナログからデジタル
への変換器が設けられている。サンプリング及び
保持のための手段は、第１及び第２チヤネルから
の信号をサンプリングし、保持するために、それ
ぞれ第１及び第２のサンプリング及び保持のため
の回路を含んでいてもよい。各各第１及び第２の
チヤネルからのサンプリングされ保持された信号
を逐次的に通過させるための出力スイツチング手
段を設けることができる。
受信のための手段は、第１及び第２の入力端子
を含んでおり、１つの方は各々のチヤネルに付随
して、第１と第２のバツフア増幅器を含み、また
他方は各々の入力端子に付随している。利得設定
回路は、複数個の利得レベルを設定するための基
準回路、可変利得増幅器の利得レベルを設定する
ための利得制御回路、比較器装置を含んでおり、
基準回路に応答し、第１及び第２チヤネルのうち
の１つのチヤネルからの信号に応答して、複数個
の利得レベルのうちから利得制御回路で設定すべ
き１つの利得レベルを選択するようになつてい
る。
を含んでおり、１つの方は各々のチヤネルに付随
して、第１と第２のバツフア増幅器を含み、また
他方は各々の入力端子に付随している。利得設定
回路は、複数個の利得レベルを設定するための基
準回路、可変利得増幅器の利得レベルを設定する
ための利得制御回路、比較器装置を含んでおり、
基準回路に応答し、第１及び第２チヤネルのうち
の１つのチヤネルからの信号に応答して、複数個
の利得レベルのうちから利得制御回路で設定すべ
き１つの利得レベルを選択するようになつてい
る。
実施例
他の目的、特長、利点は以下の図面を参照した
実施例についての説明から明らかとなるであろ
う。
実施例についての説明から明らかとなるであろ
う。
第１図には、本発明に従う、多重チヤネル利得
予測増幅器システム１０が示されている。例え
ば、電子計算機利用のレントゲン断層走査装置の
検出器から取出されたアナログ入力信号はチヤネ
ルＡとかＢのような複数個のチヤネル上に与えら
れ、いくつかの入力手段１２へ与えられる。チヤ
ネルＡとＢはスイツチング回路１４によつて受け
とられ、スイツチング回路は各チヤネル上の信号
をまず利得設定回路１６へそのチヤネルに対する
望ましい利得を決定するために供給し、次に利得
設定回路１６によつて決定された利得に設定され
ている可変利得増幅器１８へ供給する。その利得
の設定値は、増幅器１８を飽和状態で駆動しない
でその信号に可能な最大の利得値である。チヤネ
ルＡとＢの増幅された信号は最終的に増幅器１８
の出力に供給される。
予測増幅器システム１０が示されている。例え
ば、電子計算機利用のレントゲン断層走査装置の
検出器から取出されたアナログ入力信号はチヤネ
ルＡとかＢのような複数個のチヤネル上に与えら
れ、いくつかの入力手段１２へ与えられる。チヤ
ネルＡとＢはスイツチング回路１４によつて受け
とられ、スイツチング回路は各チヤネル上の信号
をまず利得設定回路１６へそのチヤネルに対する
望ましい利得を決定するために供給し、次に利得
設定回路１６によつて決定された利得に設定され
ている可変利得増幅器１８へ供給する。その利得
の設定値は、増幅器１８を飽和状態で駆動しない
でその信号に可能な最大の利得値である。チヤネ
ルＡとＢの増幅された信号は最終的に増幅器１８
の出力に供給される。
第２図の多重チヤネル適応型変換システム２０
は、多重チヤネル利得予測型の増幅器システム１
０をサンプリング及び保持のための回路２２と
Ａ／Ｄ変換器と組合せたものを含んでいる。入力
手段１２は入力端子３０と３２を含んでいる。端
子３０はチヤネルＡ上の信号A1、A2、A3……を
受信し、端子３２はチヤネルＢ上の信号B1、B2、
B3……を受信する。受信手段１２はバツフア増
幅器３４と３６を択一的に含んで良い。スイツチ
ング回路１４は１対のスイツチ３８と４０を含ん
でおり、それらは各々増幅器３４と３６からの出
力を制御して可変利得増幅器へ供給し、また１対
のスイツチ４２と４４を含んでおり、それらは
各々増幅器３４と３６からの出力を制御して、利
得設定回路１６中の比較器４６へ供給するように
なつている。比較器４６はスイツチ４２または４
４からの入力信号を基準回路４８からの信号と比
較して可変利得増幅器１８中の利得を設定すべ
く、利得制御回路５０中の利得を決定する。可変
利得増幅器１８の出力は、サンプルホールド回路
Ｓ／H1５２、またはＳ／H2５４によつて交互に
サンプリングされ、回路５２または５４は交互に
スイツチ５６と５８を通してそれらの出力をＡ／
Ｄ変換器２４へ供給する。
は、多重チヤネル利得予測型の増幅器システム１
０をサンプリング及び保持のための回路２２と
Ａ／Ｄ変換器と組合せたものを含んでいる。入力
手段１２は入力端子３０と３２を含んでいる。端
子３０はチヤネルＡ上の信号A1、A2、A3……を
受信し、端子３２はチヤネルＢ上の信号B1、B2、
B3……を受信する。受信手段１２はバツフア増
幅器３４と３６を択一的に含んで良い。スイツチ
ング回路１４は１対のスイツチ３８と４０を含ん
でおり、それらは各々増幅器３４と３６からの出
力を制御して可変利得増幅器へ供給し、また１対
のスイツチ４２と４４を含んでおり、それらは
各々増幅器３４と３６からの出力を制御して、利
得設定回路１６中の比較器４６へ供給するように
なつている。比較器４６はスイツチ４２または４
４からの入力信号を基準回路４８からの信号と比
較して可変利得増幅器１８中の利得を設定すべ
く、利得制御回路５０中の利得を決定する。可変
利得増幅器１８の出力は、サンプルホールド回路
Ｓ／H1５２、またはＳ／H2５４によつて交互に
サンプリングされ、回路５２または５４は交互に
スイツチ５６と５８を通してそれらの出力をＡ／
Ｄ変換器２４へ供給する。
適応型変換システム２０の動作は第３図のタイ
ミングチヤートを参照することでより容易に理解
されるであろう。第３図では横軸は２マイクロ秒
間隔で区切られ、０秒から始まつて26マイクロ秒
までの間で、各時刻に比較器４６、増幅器１８、
サンプルホールド回路５２及び５４、Ａ／Ｄ変換
器２４に現われる信号を示している。動作時に
は、信号A1が増幅器３４に与えられることによ
つて、スイツチ３８が開き、スイツチ４２が閉じ
て信号A1比較器４６へ送られ、そこにおいて信
号A1の振幅に対する可変利得増幅器１８の適正
利得設定に関しての決定が行われる。この決定が
なされると、その利得設定は利得制御回路５０中
へ記憶される。この動作期間は、第３図中の比較
器４６の位置にA1として示されている。次に利
得制御回路５０中に確定された利得設定値は増幅
器１８上へ設定され、スイツチ３８が閉じる。ス
イツチ４２が開き、スイツチ４４が閉じて、次の
時間帯２−４マイクロ秒において、比較器４６は
B1を受けとりそれに対する適正な利得設定値を
決定し、他方増幅器１８は信号A1を受信し、そ
れに対する利得は既に設定されている。この同じ
期間に、サンプルホールド回路５２はA1信号を
サンプリングする。次の時間帯、４−６マイクロ
秒において、チヤネルＡ上の第２の信号、信号
A2が増幅器３４とスイツチ４２を通して比較器
４６へ送られ、そこで必要な利得の決定がなされ
る。同時に増幅器３６からの信号B1はスイツチ
４０を通して増幅器１８へ送られる。信号B1に
対する適正な利得は既に設定されている。この同
じ期間、４−６マイクロ秒の間に、サンプルホー
ルド回路５２はA1信号を保持し、B1信号はサン
プルホールド回路５４によつてサンプリングされ
ている。同時に、サンプルホールド回路５２中に
保持されているA1信号はスイツチ５６を通して
Ａ／Ｄ変換器２４へ引渡される。Ａ／Ｄ変換器２
４はスイツチ５８が開いている間、その信号をデ
ジタル化する。次の時間帯、６−８マイクロ秒の
間、信号B2がスイツチ４４を通つて比較器４６
へ送られ、他方信号A2はスイツチ３８を通つて
増幅器１８へ送られる。ここで信号A2はサンプ
ルホールド回路５２によつてサンプリングされ、
他方信号B1はサンプルホールド回路５４中に保
持される。次に信号B1はスイツチ５６が開いて
いる間にスイツチ５８を通つてＡ／Ｄ変換器２４
へ送られる。このシステムは以上のような動作を
続けて、各２マイクロ秒毎にＡ／Ｄ変換器２４へ
信号が与えられることになる。すなわちスイツチ
３８，４０，４２，４４の逐次的動作によつて提
供されるパイプライン効果によつて、２マイクロ
秒毎に出力に信号があらわれる。信号がどちらか
のチヤネルからシステムを通つて伝搬するために
通常の４マイクロ秒間隔の半分が必要である。各
スイツチングサイクルの間に、増幅器１８中に設
定された新しい利得レベルは利得制御回路５０中
に記憶され、増幅器１８を飽和状態へ駆動するお
それのある任意の過渡現象における電位を最小化
するために、スイツチ３８，４０，４２，４４の
状態変化が起こる短時間の間も、増幅器１８に設
定される利得を１とすることができる。
ミングチヤートを参照することでより容易に理解
されるであろう。第３図では横軸は２マイクロ秒
間隔で区切られ、０秒から始まつて26マイクロ秒
までの間で、各時刻に比較器４６、増幅器１８、
サンプルホールド回路５２及び５４、Ａ／Ｄ変換
器２４に現われる信号を示している。動作時に
は、信号A1が増幅器３４に与えられることによ
つて、スイツチ３８が開き、スイツチ４２が閉じ
て信号A1比較器４６へ送られ、そこにおいて信
号A1の振幅に対する可変利得増幅器１８の適正
利得設定に関しての決定が行われる。この決定が
なされると、その利得設定は利得制御回路５０中
へ記憶される。この動作期間は、第３図中の比較
器４６の位置にA1として示されている。次に利
得制御回路５０中に確定された利得設定値は増幅
器１８上へ設定され、スイツチ３８が閉じる。ス
イツチ４２が開き、スイツチ４４が閉じて、次の
時間帯２−４マイクロ秒において、比較器４６は
B1を受けとりそれに対する適正な利得設定値を
決定し、他方増幅器１８は信号A1を受信し、そ
れに対する利得は既に設定されている。この同じ
期間に、サンプルホールド回路５２はA1信号を
サンプリングする。次の時間帯、４−６マイクロ
秒において、チヤネルＡ上の第２の信号、信号
A2が増幅器３４とスイツチ４２を通して比較器
４６へ送られ、そこで必要な利得の決定がなされ
る。同時に増幅器３６からの信号B1はスイツチ
４０を通して増幅器１８へ送られる。信号B1に
対する適正な利得は既に設定されている。この同
じ期間、４−６マイクロ秒の間に、サンプルホー
ルド回路５２はA1信号を保持し、B1信号はサン
プルホールド回路５４によつてサンプリングされ
ている。同時に、サンプルホールド回路５２中に
保持されているA1信号はスイツチ５６を通して
Ａ／Ｄ変換器２４へ引渡される。Ａ／Ｄ変換器２
４はスイツチ５８が開いている間、その信号をデ
ジタル化する。次の時間帯、６−８マイクロ秒の
間、信号B2がスイツチ４４を通つて比較器４６
へ送られ、他方信号A2はスイツチ３８を通つて
増幅器１８へ送られる。ここで信号A2はサンプ
ルホールド回路５２によつてサンプリングされ、
他方信号B1はサンプルホールド回路５４中に保
持される。次に信号B1はスイツチ５６が開いて
いる間にスイツチ５８を通つてＡ／Ｄ変換器２４
へ送られる。このシステムは以上のような動作を
続けて、各２マイクロ秒毎にＡ／Ｄ変換器２４へ
信号が与えられることになる。すなわちスイツチ
３８，４０，４２，４４の逐次的動作によつて提
供されるパイプライン効果によつて、２マイクロ
秒毎に出力に信号があらわれる。信号がどちらか
のチヤネルからシステムを通つて伝搬するために
通常の４マイクロ秒間隔の半分が必要である。各
スイツチングサイクルの間に、増幅器１８中に設
定された新しい利得レベルは利得制御回路５０中
に記憶され、増幅器１８を飽和状態へ駆動するお
それのある任意の過渡現象における電位を最小化
するために、スイツチ３８，４０，４２，４４の
状態変化が起こる短時間の間も、増幅器１８に設
定される利得を１とすることができる。
第２図の適応型変換システムのより詳細な回路
図が第４図に示されている。第４図においては演
算増幅器３４ａ，３６ａと共にバツフア増幅器が
用いられている。スイツチ回路１４ａはスイツチ
３８，４０，４２，４４と同期回路４５を含み、
それは、それらスイツチをスイツチ５６，５８と
共に２秒毎に動作させて、システムの各種の他の
部品とのタイミングを設定する。
図が第４図に示されている。第４図においては演
算増幅器３４ａ，３６ａと共にバツフア増幅器が
用いられている。スイツチ回路１４ａはスイツチ
３８，４０，４２，４４と同期回路４５を含み、
それは、それらスイツチをスイツチ５６，５８と
共に２秒毎に動作させて、システムの各種の他の
部品とのタイミングを設定する。
可変利得増幅器１８は２段の増幅器５７，５９
を含んでおり、それらは各々増幅器６０，６２を
含んでいる。増幅器６０には、第１の入力抵抗６
４と第１の帰還抵抗６６、そして第２の入力抵抗
６８と第２の帰還抵抗が付随している。抵抗６４
と６６の接合点はスイツチ７２を通して増幅器６
０の反転入力へつながれている。抵抗６８と７０
の接合点もまたスイツチ７４を通して増幅器６０
の反転入力へつながれている。非反転入力はアー
スされている。自動零回路７６により増幅器のオ
フセツト誤差を補償している。増幅器６２にも同
様に、抵抗６４ａ，６６ａ，６８ａ，７０ａ，ス
イツチ７２ａ，７４ａが付随している。ここにも
自動零回路７６ａが設けられている。スイツチ３
８と４０からの入力は付加的バツフア増幅器７８
を通して可変利得増幅器１８の段へみちびかけ
る。この増幅各段は複数個の異なる利得に設定す
ることができる。ここでの特定例においては、こ
れらの増幅段の各々は単位利得すなわち利得１と
利得８に設定することができる。スイツチ７２が
閉じるとスイツチ７４が開き利得は１となる。ス
イツチ７４が閉じるとスイツチ７２が開き利得は
８となる。このように増幅器６０と６２の出力は
各々１とすることができる。あるいは増幅器６０
は利得１をそして増幅器６２は利得８を与えるこ
とができる。さらに、増幅器６０は利得８をそし
て増幅器６２は利得１を与えることもでき、ある
いはまた各増幅器共に利得８とすることもでき
る。従つて組合せ出力は、単位８，８，64のどれ
かの利得を与えることになる。これらスイツチの
パターンのうち１つは用いられずに、従つて３つ
の利得選択１，８，64が可能である。この利得値
は８とかそれの倍数に限るわけでなく、任意に与
えることが、抵抗６４と６６の選び方で可能であ
る。ここで利得として８とか64を選んだのはそれ
らが２のべき乗値であるためで、２進数方式にお
いて処理しやすいからである。本発明は２段式の
増幅に限定されない。３段あるいはそれ以上の段
数を用いてもかまわない。
を含んでおり、それらは各々増幅器６０，６２を
含んでいる。増幅器６０には、第１の入力抵抗６
４と第１の帰還抵抗６６、そして第２の入力抵抗
６８と第２の帰還抵抗が付随している。抵抗６４
と６６の接合点はスイツチ７２を通して増幅器６
０の反転入力へつながれている。抵抗６８と７０
の接合点もまたスイツチ７４を通して増幅器６０
の反転入力へつながれている。非反転入力はアー
スされている。自動零回路７６により増幅器のオ
フセツト誤差を補償している。増幅器６２にも同
様に、抵抗６４ａ，６６ａ，６８ａ，７０ａ，ス
イツチ７２ａ，７４ａが付随している。ここにも
自動零回路７６ａが設けられている。スイツチ３
８と４０からの入力は付加的バツフア増幅器７８
を通して可変利得増幅器１８の段へみちびかけ
る。この増幅各段は複数個の異なる利得に設定す
ることができる。ここでの特定例においては、こ
れらの増幅段の各々は単位利得すなわち利得１と
利得８に設定することができる。スイツチ７２が
閉じるとスイツチ７４が開き利得は１となる。ス
イツチ７４が閉じるとスイツチ７２が開き利得は
８となる。このように増幅器６０と６２の出力は
各々１とすることができる。あるいは増幅器６０
は利得１をそして増幅器６２は利得８を与えるこ
とができる。さらに、増幅器６０は利得８をそし
て増幅器６２は利得１を与えることもでき、ある
いはまた各増幅器共に利得８とすることもでき
る。従つて組合せ出力は、単位８，８，64のどれ
かの利得を与えることになる。これらスイツチの
パターンのうち１つは用いられずに、従つて３つ
の利得選択１，８，64が可能である。この利得値
は８とかそれの倍数に限るわけでなく、任意に与
えることが、抵抗６４と６６の選び方で可能であ
る。ここで利得として８とか64を選んだのはそれ
らが２のべき乗値であるためで、２進数方式にお
いて処理しやすいからである。本発明は２段式の
増幅に限定されない。３段あるいはそれ以上の段
数を用いてもかまわない。
利得制御回路５０は４個のORゲート８０，８
２，８４，８６を含み、それはスイツチ７２，７
４，７２ａ，７４ａへスイツチング信号を供給す
る。比較器４６から信号を受信すると、制御回路
８８は適当な利得、ここの例では１か８か64かを
決定する。次に回路８８はスイツチング信号を適
当なORゲート８０，８２，８４，８６へ与え、
適切な抵抗対を各々の増幅器へ接続させて、所定
の利得を得る。利得１が比較器４６の出力また
は、１つのスイツチングサイクルが開始しようと
していることを表示する同期回路４５によつて選
ばれた場合には、制御回路８８は単位選定回路９
０を駆動して信号を発生させ、それによつてOR
ゲート８０と８４でスイツチ７２と７２ａを閉じ
させ、スイツチ７４と７４ａを開けさせる。制御
回路８８はまた現在の利得を利得記憶レジスタ９
２へ供給し、そこにおいて４マイクロ秒の間たく
わえさせる。スイツチングサイクルのために２マ
イクロ秒とそれに付加されるサンプルホールドの
ためのサイクルのために２マイクロ秒のあわせて
４マイクロ秒に遅延が必要である。そのため現在
スイツチによつて制御されている信号は４マイク
ロ秒の後でなければＡ／Ｄ変換器２４の出力まで
到達しない。その時点で電子計算機にはその利得
が与えられ、それは特定のデジタル化された信号
として出力コードレジスタ１００から取得され
る。出力コードレジスタ１００はＡ／Ｄ変換器２
４からの出力をも記憶する。利得記憶レジスタ９
２はシステムのスピードによつて決まる遅延を導
入する。本発明は２チヤネル、２マイクロ秒シス
テムであるので、４マイクロ秒の遅延がある。出
力コードレジスタ１００は、その信号のために電
子計算機処理に必要とされる利得と信号との両方
を記憶するラツチ回路を備えている。そのような
電圧制御式利得増幅器を２台組合せることによつ
て、ワード当り１マイクロ秒の処理速度が１組の
ラツチ使用だけで達成できる。
２，８４，８６を含み、それはスイツチ７２，７
４，７２ａ，７４ａへスイツチング信号を供給す
る。比較器４６から信号を受信すると、制御回路
８８は適当な利得、ここの例では１か８か64かを
決定する。次に回路８８はスイツチング信号を適
当なORゲート８０，８２，８４，８６へ与え、
適切な抵抗対を各々の増幅器へ接続させて、所定
の利得を得る。利得１が比較器４６の出力また
は、１つのスイツチングサイクルが開始しようと
していることを表示する同期回路４５によつて選
ばれた場合には、制御回路８８は単位選定回路９
０を駆動して信号を発生させ、それによつてOR
ゲート８０と８４でスイツチ７２と７２ａを閉じ
させ、スイツチ７４と７４ａを開けさせる。制御
回路８８はまた現在の利得を利得記憶レジスタ９
２へ供給し、そこにおいて４マイクロ秒の間たく
わえさせる。スイツチングサイクルのために２マ
イクロ秒とそれに付加されるサンプルホールドの
ためのサイクルのために２マイクロ秒のあわせて
４マイクロ秒に遅延が必要である。そのため現在
スイツチによつて制御されている信号は４マイク
ロ秒の後でなければＡ／Ｄ変換器２４の出力まで
到達しない。その時点で電子計算機にはその利得
が与えられ、それは特定のデジタル化された信号
として出力コードレジスタ１００から取得され
る。出力コードレジスタ１００はＡ／Ｄ変換器２
４からの出力をも記憶する。利得記憶レジスタ９
２はシステムのスピードによつて決まる遅延を導
入する。本発明は２チヤネル、２マイクロ秒シス
テムであるので、４マイクロ秒の遅延がある。出
力コードレジスタ１００は、その信号のために電
子計算機処理に必要とされる利得と信号との両方
を記憶するラツチ回路を備えている。そのような
電圧制御式利得増幅器を２台組合せることによつ
て、ワード当り１マイクロ秒の処理速度が１組の
ラツチ使用だけで達成できる。
基準回路４８、第５図は基準電圧の電源１０
２、と電圧分割器１０４を含んでいる。電圧分割
器１０４は基準電圧を２個の基準電圧L1，L2へ
分割する。これらの電圧L1，L2は比較器４６へ
与えられる。比較器４６は比較器回路１０６，１
０８を含んでいる。それらの出力は利得制御回路
５０へ与えられ、回路５０は、例えば、利得を
１，８，64へ各々設定するために用いる領域１，
領域２，領域３のような複数個の領域を定義す
る。
２、と電圧分割器１０４を含んでいる。電圧分割
器１０４は基準電圧を２個の基準電圧L1，L2へ
分割する。これらの電圧L1，L2は比較器４６へ
与えられる。比較器４６は比較器回路１０６，１
０８を含んでいる。それらの出力は利得制御回路
５０へ与えられ、回路５０は、例えば、利得を
１，８，64へ各々設定するために用いる領域１，
領域２，領域３のような複数個の領域を定義す
る。
他の実施例は当業者には明らかであろう。
第１図は、本発明に従う、多重チヤネル利得予
測型の増幅器システムの概略のブロツク図であ
る。第２図は、本発明に従う適応型の変換システ
ム中に用いられている、第１図の多重チヤネル利
得予測増幅器システムのより詳細な回路図であ
る。第３図は、第２図のシステムの動作を示すタ
イミング関係図である。第４図は、第２図のシス
テムのより詳細な回路図である。第５図は、第２
図と第４図の比較器と基準回路の詳細な図であ
る。 （参照番号）、１０……多重チヤネル利得予測
増幅器システム、１２……入力手段、１４……ス
イツチング回路、１６……利得設定回路、１８…
…可変利得増幅器、２０……多重チヤネル適応型
変換システム、２２……サンプリング及び保持回
路、２４……Ａ／Ｄ変換器、３０，３２……端
子、３４，３６……増幅器、３８，４０，４２，
４４……スイツチ、４５……同期回路、４６……
比較器、４８……基準回路、５０……利得制御回
路、５２，５４……サンプリング及び保持回路、
５６，５８……スイツチ、５７，５９，６０，６
２……増幅器、６４，６６，６８，７０……抵
抗、７２，７４……スイツチ、７６……自動零回
路、７８……バツフア増幅器、８０，８２，８
４，８６……ORゲート、８８……利得制御回
路、９０……単位利得設定回路、９２……利得記
憶レジスタ、１００……出力コードレジスタ、１
０２……基準電圧源、１０４……電圧分割器、１
０６，１０８……比較器回路。
測型の増幅器システムの概略のブロツク図であ
る。第２図は、本発明に従う適応型の変換システ
ム中に用いられている、第１図の多重チヤネル利
得予測増幅器システムのより詳細な回路図であ
る。第３図は、第２図のシステムの動作を示すタ
イミング関係図である。第４図は、第２図のシス
テムのより詳細な回路図である。第５図は、第２
図と第４図の比較器と基準回路の詳細な図であ
る。 （参照番号）、１０……多重チヤネル利得予測
増幅器システム、１２……入力手段、１４……ス
イツチング回路、１６……利得設定回路、１８…
…可変利得増幅器、２０……多重チヤネル適応型
変換システム、２２……サンプリング及び保持回
路、２４……Ａ／Ｄ変換器、３０，３２……端
子、３４，３６……増幅器、３８，４０，４２，
４４……スイツチ、４５……同期回路、４６……
比較器、４８……基準回路、５０……利得制御回
路、５２，５４……サンプリング及び保持回路、
５６，５８……スイツチ、５７，５９，６０，６
２……増幅器、６４，６６，６８，７０……抵
抗、７２，７４……スイツチ、７６……自動零回
路、７８……バツフア増幅器、８０，８２，８
４，８６……ORゲート、８８……利得制御回
路、９０……単位利得設定回路、９２……利得記
憶レジスタ、１００……出力コードレジスタ、１
０２……基準電圧源、１０４……電圧分割器、１
０６，１０８……比較器回路。
Claims (1)
- 【特許請求の範囲】 １ 多重チヤネル利得予測型の増幅器システムで
あつて、 第１チヤネルからと第２チヤネルからの入力を
受信するための手段、 可変利得増幅器、 上記可変利得増幅器の利得を設定するための利
得設定回路、 上記第１及び第２のチヤネルからの上記入力に
応答して、各チヤネルを逐次的に、まずそのチヤ
ネルに対する望ましい利得を決定するために上記
利得設定回路へつなぎ、次にその望ましい利得に
設定された上記可変利得増幅器へつなぐように動
作する、スイツチング手段、 上記可変利得増幅器からの上記第１及び第２チ
ヤネルの逐次信号をサンプリングし、保持するた
めの手段を含む多重チヤネル利得型増幅器システ
ム。 ２ 特許請求の範囲第１項において、上記サンプ
リング及び保持のための手段が、上記第１及び第
２のチヤネルからの信号をそれぞれサンプリング
し、保持するための第１及び第２のサンプリング
及び保持のための回路を含む多重チヤネル利得予
測型増幅器システム。 ３ 特許請求の範囲第２項において、上記サンプ
リング及び保持のための手段が更に、上記第１及
び第２のチヤネルからのサンプリングされて保持
された信号を逐次通過させるための出力スイツチ
ング手段を含む多重チヤネル利得予測型増幅器シ
ステム。 ４ 特許請求の範囲第１項において、上記受信す
るための手段が各チヤネルに付随して第１及び第
２の入力端子を含む多重チヤネル利得予測型増幅
器システム。 ５ 特許請求の範囲第４項において、上記受信す
るための手段が更に各入力端子に付随して第１及
び第２の増幅器を含む多重チヤネル利得予測型増
幅器システム。 ６ 特許請求の範囲第１項において、上記利得設
定回路が複数個の電圧しきい値レベルを確立する
ための基準回路、上記可変利得増幅器の利得レベ
ルを設定するための利得制御回路、上記基準回路
に応答し、上記第１及び第２のチヤネルのうちの
１つからの信号に応答して、上記利得制御回路に
よつて設定されるべき利得レベルを複数個の利得
レベルのうちから選択するための比較器手段、を
含む多重チヤネル利得予測型増幅器システム。 ７ 多重チヤネル利得予測型増幅器システムであ
つて、 第１チヤネルから及び第２チヤネルからの入力
を受信するための手段、 可変利得増幅器、 上記第１及び第２チヤネルからの逐次信号の大
きさに基づいて上記可変利得増幅器の利得を設定
するための利得設定回路、 上記第１及び第２チヤネルからの上記入力に応
答して、各チヤネルを逐次的に、まず上記利得設
定回路へつなぎそのチヤネルに対する望ましい利
得を決定し、次にその望まし利得に設定された上
記可変利得増幅器へつなぐように作用するスイツ
チング手段、 上記可変利得増幅器からの上記第１及び第２チ
ヤネルの逐次的信号をサンプリングし、保持する
ためのサンプルホールド手段、 上記サンプルホールド手段に応答して上記第１
及び第２のチヤネルからのアナログ信号をデジタ
ル信号へ変換するためのアナログからデジタルへ
の変換器手段、 を含む多重チヤネル利得予測型増幅器システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/575,676 US4739307A (en) | 1984-01-31 | 1984-01-31 | Multichannel predictive gain amplifier system |
| US575676 | 1984-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60177712A JPS60177712A (ja) | 1985-09-11 |
| JPH0418723B2 true JPH0418723B2 (ja) | 1992-03-27 |
Family
ID=24301270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132188A Granted JPS60177712A (ja) | 1984-01-31 | 1984-06-28 | 多重チヤネル利得予測型増幅器システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4739307A (ja) |
| JP (1) | JPS60177712A (ja) |
| DE (1) | DE3423206A1 (ja) |
| FR (1) | FR2558998B1 (ja) |
| IL (1) | IL72113A (ja) |
| NL (1) | NL190431C (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666692B2 (ja) * | 1986-02-13 | 1994-08-24 | クラリオン株式会社 | アナログ−デイジタル変換装置 |
| US5121230A (en) * | 1987-01-19 | 1992-06-09 | Canon Kabushiki Kaisha | Image reading apparatus having adjusting circuits for matching the level of and compensating for fluctuation among a plurality of sensing elements |
| JP2533062Y2 (ja) * | 1987-07-03 | 1997-04-16 | ヤマハ株式会社 | アナログディジタル変換回路 |
| JPS6465927A (en) * | 1987-09-04 | 1989-03-13 | Fujitsu Ltd | Automatic gain switching system for a/d converter |
| EP0320525B1 (de) * | 1987-12-15 | 1991-10-16 | Deutsche ITT Industries GmbH | Abtast-Halte-Stufe und deren Anwendung in Parallel-A/D-Wandlern |
| US5006851A (en) * | 1988-07-18 | 1991-04-09 | Matsushita Electric Industrial Co., Ltd. | Analog-to-digital converting system |
| US4947455A (en) * | 1988-11-09 | 1990-08-07 | Harris Corporation | RF power supply for supplying a regulated power amplified unmodulated drive signal to an RF modulator |
| US5099239A (en) * | 1989-09-21 | 1992-03-24 | Xerox Corporation | Multi-channel analogue to digital convertor |
| FI87861C (fi) * | 1989-09-28 | 1993-02-25 | Digixray Ltd Oy | En automatiskt sin foerstaerkning reglerande instrumenteringsfoerstaerkare |
| GB2245443B (en) * | 1990-06-22 | 1994-05-25 | Philips Electronic Associated | Signal digitiser |
| JPH07193446A (ja) * | 1993-12-24 | 1995-07-28 | Nec Corp | 予測ゲイン自動切替回路 |
| US5488518A (en) * | 1994-08-15 | 1996-01-30 | Vtc Inc. | Programmable pre-amplifier using a serial shift register to output a plurality of control signals |
| DE4435330A1 (de) * | 1994-10-01 | 1996-04-04 | Kolbe & Co Hans | Regelungsschaltung für HF-Sender |
| DE19914207C2 (de) | 1999-03-29 | 2003-02-27 | Siemens Ag | A/D-Wandlerschaltung |
| JP2003506945A (ja) * | 1999-08-03 | 2003-02-18 | シーメンス アクチエンゲゼルシヤフト | 放射線検出器から出た信号の増幅装置 |
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| US6469581B1 (en) | 2001-06-08 | 2002-10-22 | Trw Inc. | HEMT-HBT doherty microwave amplifier |
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| US7002408B2 (en) * | 2003-10-15 | 2006-02-21 | Varian Medical Systems Technologies, Inc. | Data signal amplifier and processor with multiple signal gains for increased dynamic signal range |
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Citations (2)
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|---|---|---|---|---|
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| JPS53134471A (en) * | 1977-04-25 | 1978-11-24 | Hokushin Electric Works | Automatic gain control circuit |
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| FR2110758A5 (ja) * | 1970-10-29 | 1972-06-02 | Sercel Rech Const Elect | |
| GB1455565A (en) * | 1972-12-22 | 1976-11-17 | Solartron Electronic Group | Anaologue to digital converters |
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| US4232302A (en) * | 1978-08-24 | 1980-11-04 | Ohio Nuclear, Inc. | Video speed logarithmic analog-to digital converter |
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| JPS5968200A (ja) * | 1982-10-08 | 1984-04-18 | Yokogawa Hokushin Electric Corp | Ｘ線ｃｔ装置 |
-
1984
- 1984-01-31 US US06/575,676 patent/US4739307A/en not_active Expired - Fee Related
- 1984-06-14 IL IL72113A patent/IL72113A/xx unknown
- 1984-06-18 FR FR8409500A patent/FR2558998B1/fr not_active Expired
- 1984-06-22 DE DE19843423206 patent/DE3423206A1/de active Granted
- 1984-06-25 NL NLAANVRAGE8402003,A patent/NL190431C/xx not_active IP Right Cessation
- 1984-06-28 JP JP59132188A patent/JPS60177712A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49112516A (ja) * | 1973-02-23 | 1974-10-26 | ||
| JPS53134471A (en) * | 1977-04-25 | 1978-11-24 | Hokushin Electric Works | Automatic gain control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2558998A1 (fr) | 1985-08-02 |
| US4739307A (en) | 1988-04-19 |
| JPS60177712A (ja) | 1985-09-11 |
| NL190431B (nl) | 1993-09-16 |
| IL72113A0 (en) | 1984-10-31 |
| IL72113A (en) | 1988-05-31 |
| NL8402003A (nl) | 1985-08-16 |
| NL190431C (nl) | 1994-02-16 |
| DE3423206A1 (de) | 1985-08-01 |
| FR2558998B1 (fr) | 1987-05-07 |
| DE3423206C2 (ja) | 1990-06-21 |
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