JPS60177712A - 多重チヤネル利得予測型増幅器システム - Google Patents
多重チヤネル利得予測型増幅器システムInfo
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- JPS60177712A JPS60177712A JP59132188A JP13218884A JPS60177712A JP S60177712 A JPS60177712 A JP S60177712A JP 59132188 A JP59132188 A JP 59132188A JP 13218884 A JP13218884 A JP 13218884A JP S60177712 A JPS60177712 A JP S60177712A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
Landscapes
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は多重ヂ（７ネル利得予測型理幅器システムに関
し、特に各チャネルからの信号に対して、以降のサンプ
リングと△／Ｄ変換器への供給のために増幅利得を最適
化するようにされた多重チャネル利得予測型増幅器シス
テムに関りφ。
し、特に各チャネルからの信号に対して、以降のサンプ
リングと△／Ｄ変換器への供給のために増幅利得を最適
化するようにされた多重チャネル利得予測型増幅器シス
テムに関りφ。
従来の技術
従来の適応型の変換システムにおいては、増幅器をしば
しば飽和状態へ駆動してしまうという問題が生ずる。増
幅器が飽和状態へ駆動されると、回復Ｊるのに比較的長
時間、代表的には２ないし４マイクロ秒程度の時間が必
要である。現在のデータ収集応用、例えば心臓血管検査
に用いられる電子上１紳機利川のレントゲンＩＩＩＩ層
スキャナでは、心臓を停止さけた影像を得るために、ワ
ード（詔）当り１マイクロ秒程度のスピードが必要とさ
れる。
しば飽和状態へ駆動してしまうという問題が生ずる。増
幅器が飽和状態へ駆動されると、回復Ｊるのに比較的長
時間、代表的には２ないし４マイクロ秒程度の時間が必
要である。現在のデータ収集応用、例えば心臓血管検査
に用いられる電子上１紳機利川のレントゲンＩＩＩＩ層
スキャナでは、心臓を停止さけた影像を得るために、ワ
ード（詔）当り１マイクロ秒程度のスピードが必要とさ
れる。
飽和状態が発生するようなシステムは２ないし４マイク
ロ秒の回復時間遅れが生じる！こめに、使用できないこ
とになる。
ロ秒の回復時間遅れが生じる！こめに、使用できないこ
とになる。
発明が解決しようとする問題点
従って、本発明の１つの目的は適応型変換に用いるため
の、高速多重チャネル利得予測型の増幅器システムを得
ることである。
の、高速多重チャネル利得予測型の増幅器システムを得
ることである。
本発明の別の目的は、増幅器の飽和による遅れを生じな
いような、上述のような増幅器システムを得ることであ
る。
いような、上述のような増幅器システムを得ることであ
る。
本発明の更に別の目的は、全体的なデータ処理速度を増
大させた、上述のような増幅器システムを得ることであ
る。
大させた、上述のような増幅器システムを得ることであ
る。
問題点を解決するだめの手段
本発明は次のようなことを実現することによって得られ
る。すなわち、真に効率的な多重チャネル利得予測型増
幅器システム及びそのようなシステムを用いた適応型の
変換器は、入力信号を逐次的にスイッチングして、まず
その信号のための望ましい利得を決定し、次にその利１
！ｆ Ｃその信号を増幅することによって増幅器飽和を
避【ノ、出力信号の供給路を設【ノることによってデー
タワードの処理速度を増大させることにより実現される
。
る。すなわち、真に効率的な多重チャネル利得予測型増
幅器システム及びそのようなシステムを用いた適応型の
変換器は、入力信号を逐次的にスイッチングして、まず
その信号のための望ましい利得を決定し、次にその利１
！ｆ Ｃその信号を増幅することによって増幅器飽和を
避【ノ、出力信号の供給路を設【ノることによってデー
タワードの処理速度を増大させることにより実現される
。
本発明は多重チＡ７ネル利得予測型の増幅器システムに
ついて述べている。第１ヂヤネルと第２ヂヤネルから入
力を受信づるための手段が設けられている。可変利得増
幅器とその可変利得増幅器の利得を設定リ−るための利
得設定回路が設ＧＪられている。第１及び第２チＡ７ネ
ルからの人力に応答するスイッチング手段は、逐次的に
各チＡ７ネルをまず利得設定回路へ接続してそのチＡ７
ネルに対する望ましい利得を決定し、次に可変利得増幅
器へ接続しくその望ましい利得を設定り−るようになっ
ている。
ついて述べている。第１ヂヤネルと第２ヂヤネルから入
力を受信づるための手段が設けられている。可変利得増
幅器とその可変利得増幅器の利得を設定リ−るための利
得設定回路が設ＧＪられている。第１及び第２チＡ７ネ
ルからの人力に応答するスイッチング手段は、逐次的に
各チＡ７ネルをまず利得設定回路へ接続してそのチＡ７
ネルに対する望ましい利得を決定し、次に可変利得増幅
器へ接続しくその望ましい利得を設定り−るようになっ
ている。
本発明は更に、多重チＡ７ネル利得予測型増幅器システ
ムを、ｉ’ｉＪ変利１ｑ増幅器からの第１及び第２ヂ１
７ネルからの逐次的信号をリンプリングし保持づ−るＩ
こめの手段ど組合せたものを含む、多重チャネル適応型
変換システムについて述べている。サンプリング及び保
持のための手段に応答し−（、第１及び第２ヂＡ７ネル
からのアナログ信号をデジタル信号へ変換１゛るための
、アナログからデジタルへの変換器が設すられている。
ムを、ｉ’ｉＪ変利１ｑ増幅器からの第１及び第２ヂ１
７ネルからの逐次的信号をリンプリングし保持づ−るＩ
こめの手段ど組合せたものを含む、多重チャネル適応型
変換システムについて述べている。サンプリング及び保
持のための手段に応答し−（、第１及び第２ヂＡ７ネル
からのアナログ信号をデジタル信号へ変換１゛るための
、アナログからデジタルへの変換器が設すられている。
リーンブリング及び保持のための手段は、第１及び第２
ヂＡ７ネルからの信号をリンブリングし、保持づるため
に、それぞれ第１及び第２のサンプリング及び保持のた
めの回路を含んでいてもよい。各各第１及び第２のチャ
ネルからのサンプリングされ保持された信号を逐次的に
通過さＵるための出力スイッチング手段を設けることが
できる。
ヂＡ７ネルからの信号をリンブリングし、保持づるため
に、それぞれ第１及び第２のサンプリング及び保持のた
めの回路を含んでいてもよい。各各第１及び第２のチャ
ネルからのサンプリングされ保持された信号を逐次的に
通過さＵるための出力スイッチング手段を設けることが
できる。
受信のための手段は、第１及び第２の入力端子を含んで
おり、１つの方は各々のチＡノネルに付随して、第１と
第２のバッファ増幅器を含み、また他方は各々の入力端
子に付随している。利得設定回路は、複数個の利得レベ
ルを設定づ−るための基準回路、可変利得増幅器の利得
レベルを設定覆るだめの利得制御回路、比較器装置を含
んでおり、基準回路に応答し、第１及び第２ヂＡ７ネル
のうちの１つのチャネルからの信号に応答して、複数個
の利得レベルのうらから利得制御回路で設定すべき１つ
の利得レベルを選択するようになっている。
おり、１つの方は各々のチＡノネルに付随して、第１と
第２のバッファ増幅器を含み、また他方は各々の入力端
子に付随している。利得設定回路は、複数個の利得レベ
ルを設定づ−るための基準回路、可変利得増幅器の利得
レベルを設定覆るだめの利得制御回路、比較器装置を含
んでおり、基準回路に応答し、第１及び第２ヂＡ７ネル
のうちの１つのチャネルからの信号に応答して、複数個
の利得レベルのうらから利得制御回路で設定すべき１つ
の利得レベルを選択するようになっている。
実施例
他の目的、特長、利点は以下の図面を参照した実施例に
ついての説明から明らかとなるであろう。
ついての説明から明らかとなるであろう。
第１図には、本発明に従う、多重チャネル利得予測増幅
器システム１０が示されている。例えば、電子旧算機利
用のレントゲン断層走査装置の検出器から取出されたア
ノ−ログ入力信号はチャネルＡとかＢのような複数個の
チ〜７ネル上に与えられ、いくつかの入力子ｇｊ１２へ
与えられる。チャネルＡとＢ【よスイッチング回路１４
によって受りとられ、スイッチング回路は各チャネル士
の信号をまず利得設定回路１６へそのチＶ７ネルに対す
る望ましい利得を決定り−るために供給し、次に利得設
定回路１６によって決定された利得に設定されている可
変利得増幅器１８へ供給づる。その利得の設定値は、増
幅器１８を飽和状態へ駆動しないでその信号に可能な最
大の利ｉｑ値である。チャネルＡとＢの増幅された信号
は最終的に増幅器１８の出力に供給される。
器システム１０が示されている。例えば、電子旧算機利
用のレントゲン断層走査装置の検出器から取出されたア
ノ−ログ入力信号はチャネルＡとかＢのような複数個の
チ〜７ネル上に与えられ、いくつかの入力子ｇｊ１２へ
与えられる。チャネルＡとＢ【よスイッチング回路１４
によって受りとられ、スイッチング回路は各チャネル士
の信号をまず利得設定回路１６へそのチＶ７ネルに対す
る望ましい利得を決定り−るために供給し、次に利得設
定回路１６によって決定された利得に設定されている可
変利得増幅器１８へ供給づる。その利得の設定値は、増
幅器１８を飽和状態へ駆動しないでその信号に可能な最
大の利ｉｑ値である。チャネルＡとＢの増幅された信号
は最終的に増幅器１８の出力に供給される。
第２図の多重ヂＡ７ネル適応型変換システム２０は、多
重ヂＶネル利得予測型の増幅器システム１０をリンプリ
ング及び保持のための回路２２とへ／ Ｉ）変換器と組
合せたものを含んでいる。入ツノ手段１２は入ノｊ端子
３０と３２を含ｌυでいる。端子３０はチＡ７ネルＡ上
の信号Ａ 、Ａ 、Ａ３・・・２ ・・・・・・を受信し、端子３２はチャネルＢ上の信号
Ｂ１、Ｂ２、Ｂ３・・・・・・を受信りる。受信手段１
２はバッファ増幅器３４と３６を択一的に含んで良い。
重ヂＶネル利得予測型の増幅器システム１０をリンプリ
ング及び保持のための回路２２とへ／ Ｉ）変換器と組
合せたものを含んでいる。入ツノ手段１２は入ノｊ端子
３０と３２を含ｌυでいる。端子３０はチＡ７ネルＡ上
の信号Ａ 、Ａ 、Ａ３・・・２ ・・・・・・を受信し、端子３２はチャネルＢ上の信号
Ｂ１、Ｂ２、Ｂ３・・・・・・を受信りる。受信手段１
２はバッファ増幅器３４と３６を択一的に含んで良い。
スイッチング回路１４は１対のスイッチ３８と４０を含
んでおり、それらは各々増幅器３４と３６からの出力を
制御して可変利得増幅器へ供給し、また１対のスイッチ
４２と４４を含んでおり、それらは各々増幅器３４と３
６からの出力を制御して、利得設定回路１６中の比較器
４６へ供給するようになっている。比較器４６はスイッ
チ４２または４４からの入力信号を基準回路４８からの
信号と比較して可変利得増幅器１８中の利得を設定すべ
く、利得制御回路５０中の利得を決定リ−る。
んでおり、それらは各々増幅器３４と３６からの出力を
制御して可変利得増幅器へ供給し、また１対のスイッチ
４２と４４を含んでおり、それらは各々増幅器３４と３
６からの出力を制御して、利得設定回路１６中の比較器
４６へ供給するようになっている。比較器４６はスイッ
チ４２または４４からの入力信号を基準回路４８からの
信号と比較して可変利得増幅器１８中の利得を設定すべ
く、利得制御回路５０中の利得を決定リ−る。
可変利得増幅器１８の出力は、ザンブルホールド回路Ｓ
／Ｈ１５２、またはＳ／Ｈ２５４によって交互にサンプ
リングされ、回路５２まＩ〔は５４は交互にスイッチ５
６と５８を通してそれらの出力をＡ／Ｄ変換器２４へ供
給する。
／Ｈ１５２、またはＳ／Ｈ２５４によって交互にサンプ
リングされ、回路５２まＩ〔は５４は交互にスイッチ５
６と５８を通してそれらの出力をＡ／Ｄ変換器２４へ供
給する。
適応型変換システム２０の動作は第３図のタイミングチ
ャ−１−を参照することでより容易に理解されるであろ
う。第３図では横軸は２マイクロ秒間隔で区切られ、０
秒から始まって２６マイクロ秒までの間で、各時刻に比
較器４６、増幅器１８、リンプルホールド回路５２及び
５４、Δ／１つ変換器２４に現われる信号を示している
。動作時には、信号△１が増幅器３４に与えられること
によって、スイッチ３８が開き、スイッチ４２が閉じて
信号Ａ１比較器４６へ送られ、そこにＪ５いＣ信＠Ａ１
の振幅に対する可変利１ｑ増幅器１８の適正利得設定に
関しての決定が行われる。この決定がなされると、その
利１ｑ設定は利得制御回路５０中へ記憶される。この動
作期間は、第３図中の比較器４６の位置にＡ１として示
されている。次に利得制御回路５０中に確定された利得
設定値は増幅器１８」ニへ設定され、スイッチ３８が閉
じる。スイッチ４２が開ぎ、スイッチ４４が閉じて、次
の時間帯２−／１マイクロ秒において、比較器４６【よ
り１を受りとりそれに対づる適正な利得設定値を決定し
、他方増幅器１８は信号Ａ１を受信し、それに対する利
得は既に設定されている。この同じ期間に、サンプルホ
ールド回路５２はＡ１信号をサンプリングする。次の時
間帯、４−６マイクロ秒において、チャネルＡ上の第２
の信号、信号Δ２が増幅器３４とスイッチ４２を通して
比較器４６へ送られ、そこで必要な利得の決定がなされ
る。同時に増幅器３６からの信号８１はスイッチ４０を
通して増幅器１８へ送られる。信号Ｂ１に対りる適正な
利得は既に設定されている。この同じ期間、４−６マイ
クロ秒の間に、サンプルホールド回路５２はＡ 信号を
保持し、８１信号はザンプルホ−ルド回路５４によって
サンプリングされている。
ャ−１−を参照することでより容易に理解されるであろ
う。第３図では横軸は２マイクロ秒間隔で区切られ、０
秒から始まって２６マイクロ秒までの間で、各時刻に比
較器４６、増幅器１８、リンプルホールド回路５２及び
５４、Δ／１つ変換器２４に現われる信号を示している
。動作時には、信号△１が増幅器３４に与えられること
によって、スイッチ３８が開き、スイッチ４２が閉じて
信号Ａ１比較器４６へ送られ、そこにＪ５いＣ信＠Ａ１
の振幅に対する可変利１ｑ増幅器１８の適正利得設定に
関しての決定が行われる。この決定がなされると、その
利１ｑ設定は利得制御回路５０中へ記憶される。この動
作期間は、第３図中の比較器４６の位置にＡ１として示
されている。次に利得制御回路５０中に確定された利得
設定値は増幅器１８」ニへ設定され、スイッチ３８が閉
じる。スイッチ４２が開ぎ、スイッチ４４が閉じて、次
の時間帯２−／１マイクロ秒において、比較器４６【よ
り１を受りとりそれに対づる適正な利得設定値を決定し
、他方増幅器１８は信号Ａ１を受信し、それに対する利
得は既に設定されている。この同じ期間に、サンプルホ
ールド回路５２はＡ１信号をサンプリングする。次の時
間帯、４−６マイクロ秒において、チャネルＡ上の第２
の信号、信号Δ２が増幅器３４とスイッチ４２を通して
比較器４６へ送られ、そこで必要な利得の決定がなされ
る。同時に増幅器３６からの信号８１はスイッチ４０を
通して増幅器１８へ送られる。信号Ｂ１に対りる適正な
利得は既に設定されている。この同じ期間、４−６マイ
クロ秒の間に、サンプルホールド回路５２はＡ 信号を
保持し、８１信号はザンプルホ−ルド回路５４によって
サンプリングされている。
同時に、サンプルホールド回路５２中に保持されている
Ａ１信号はスイッチ５６を通してＡ／Ｄ変換器２４へ引
渡される。Ａ／Ｄ変換器２４はスイッチ５８が開いてい
る間、その信号をデジタル化する。次の時間帯、６−８
マイクロ秒の間、信号Ｂ２がスイッチ４４を通って比較
器４６へ送られ、他方信号Δ２はスイッチ３８を通って
増幅器１８へ送られる。ここで信号Ａ２はサンプルホー
ルド回路５２によってサンプリングされ、他方信号Ｂ
はサンプルホールド回路５４中に保持さｔしる。
Ａ１信号はスイッチ５６を通してＡ／Ｄ変換器２４へ引
渡される。Ａ／Ｄ変換器２４はスイッチ５８が開いてい
る間、その信号をデジタル化する。次の時間帯、６−８
マイクロ秒の間、信号Ｂ２がスイッチ４４を通って比較
器４６へ送られ、他方信号Δ２はスイッチ３８を通って
増幅器１８へ送られる。ここで信号Ａ２はサンプルホー
ルド回路５２によってサンプリングされ、他方信号Ｂ
はサンプルホールド回路５４中に保持さｔしる。
次に信号Ｂ１はスイッチ５６が聞いている間にスイッチ
５８を通ってＡ／Ｄ変換器２４へ送られる。
５８を通ってＡ／Ｄ変換器２４へ送られる。
このシステムは以上のような動作を統【プて、各２マイ
クロ秒毎にＡ／Ｄ変換器２４へ信号が与えられることに
なる。リ−なわらスイッチ３８．４０゜４２．４４の逐
次的動作によって提供されるパイブライン効果によって
、２マイクロ秒毎に出ノＪに信号があられれる。信号が
どちらかのチャネルからシステムを通って伝搬するため
に通常の４マイクロ秒間隔の半分が必要である。各スイ
ッチングサイクルの間に、増幅器１８中に設定されＩこ
新しい利１ｑレベルは利得制御回路５０中に記憶され、
増幅器１８を飽和状態へ駆動するおそれのある任意の過
渡現象におりる電位を最小化するために、スイッチ３８
，４０．４２．４４の状態変化が起こる１０時間の間ｚ
ｂ、増幅器１８に設定される利得を１とすることができ
る。
クロ秒毎にＡ／Ｄ変換器２４へ信号が与えられることに
なる。リ−なわらスイッチ３８．４０゜４２．４４の逐
次的動作によって提供されるパイブライン効果によって
、２マイクロ秒毎に出ノＪに信号があられれる。信号が
どちらかのチャネルからシステムを通って伝搬するため
に通常の４マイクロ秒間隔の半分が必要である。各スイ
ッチングサイクルの間に、増幅器１８中に設定されＩこ
新しい利１ｑレベルは利得制御回路５０中に記憶され、
増幅器１８を飽和状態へ駆動するおそれのある任意の過
渡現象におりる電位を最小化するために、スイッチ３８
，４０．４２．４４の状態変化が起こる１０時間の間ｚ
ｂ、増幅器１８に設定される利得を１とすることができ
る。
第２図の適応型変換システムのより詳細な回路図が第４
図に示されている。第４図においては演算増幅器３４ａ
、３６ａと共にバッファ増幅器が用いられている。ス
イッチ回路１４ａはスイッチ３８．４０．４２．４４と
同期回路４５を含み、それは、それらスイッチをスイッ
チ５６．５８と共に２秒毎に動作させて、システムの各
種の他の部品とのタイミングを設定する。
図に示されている。第４図においては演算増幅器３４ａ
、３６ａと共にバッファ増幅器が用いられている。ス
イッチ回路１４ａはスイッチ３８．４０．４２．４４と
同期回路４５を含み、それは、それらスイッチをスイッ
チ５６．５８と共に２秒毎に動作させて、システムの各
種の他の部品とのタイミングを設定する。
可変利得増幅器１８は２段の増幅器５７．５９を含んで
おり、それらは各々増幅器６０．６２を含んでいる。増
幅器６０には、第１の入力抵抗６４と第１の帰還抵抗６
６１、そして第２の入力抵抗６８と第２の帰還抵抗がイ
」随している。抵抗６４と６６の接合点はスイッチ７２
を通して増幅器６０の反転入力へつながれている。抵抗
６８と７０の接合点もまたスイッチ７４を通して増幅器
６０の反転入力へつながれている。非反転入力はアース
されている。自動零回路７６により増幅器のオフセット
誤差を補償している。増幅器６２にも同様に、抵抗６４
ａ 、６６ａ 、６８（１，７０ａ １スイッチ７２ａ
、７４ａが４＝Ｊ随している。ここにも自動零回路７６
ａが設【プられている。スイッチ３８と４０からの入力
は付加的バッファ増幅器７８を通して可変利得増幅器１
８の段へみちびか（〕る。この増幅各段は複数個の異な
る利得に設定することができる。ここでの特定例におい
ては、これら増幅段の各々は単位利得すなわち利得１と
利１！￥８に設定り−ることができる。スイッチ７２が
閉じるとスイッチ７４が開ぎ利得は１となる。スイッチ
７４が閉じるとスイッチ７２が聞き利得は８となる。こ
のように増幅器６０と６２の出力は各々１とりることが
ぐきる。あるいは増幅器６０は利得１をそして増幅器６
２は利得８を与えることがＣきる。さらに、増幅器６０
は利得８をそして増幅器６２は利得１を与えることもで
き、あるいはまた各増幅器共に利得８とすることもでき
る。
おり、それらは各々増幅器６０．６２を含んでいる。増
幅器６０には、第１の入力抵抗６４と第１の帰還抵抗６
６１、そして第２の入力抵抗６８と第２の帰還抵抗がイ
」随している。抵抗６４と６６の接合点はスイッチ７２
を通して増幅器６０の反転入力へつながれている。抵抗
６８と７０の接合点もまたスイッチ７４を通して増幅器
６０の反転入力へつながれている。非反転入力はアース
されている。自動零回路７６により増幅器のオフセット
誤差を補償している。増幅器６２にも同様に、抵抗６４
ａ 、６６ａ 、６８（１，７０ａ １スイッチ７２ａ
、７４ａが４＝Ｊ随している。ここにも自動零回路７６
ａが設【プられている。スイッチ３８と４０からの入力
は付加的バッファ増幅器７８を通して可変利得増幅器１
８の段へみちびか（〕る。この増幅各段は複数個の異な
る利得に設定することができる。ここでの特定例におい
ては、これら増幅段の各々は単位利得すなわち利得１と
利１！￥８に設定り−ることができる。スイッチ７２が
閉じるとスイッチ７４が開ぎ利得は１となる。スイッチ
７４が閉じるとスイッチ７２が聞き利得は８となる。こ
のように増幅器６０と６２の出力は各々１とりることが
ぐきる。あるいは増幅器６０は利得１をそして増幅器６
２は利得８を与えることがＣきる。さらに、増幅器６０
は利得８をそして増幅器６２は利得１を与えることもで
き、あるいはまた各増幅器共に利得８とすることもでき
る。
従って組合Ｕ出力は、単位８，８．６４のどれかの利得
を与えることになる。これらスイッチのパターンのうち
１つは用いられずに、従って３つの利得選択１．８．６
４が可能である。この利得値は８とかそれの倍数に限る
わけでなく、任意に与えることが、抵抗６４と６６の選
び方で可能である。ここで利得として８とか６４を選ん
だのはそれらが２のべき乗値であるためで、２進数方式
において処理しやすいからである。本発明は２段式の増
幅に限定されない。３段あるいはそれ以上の段数を用い
てもかまわない。
を与えることになる。これらスイッチのパターンのうち
１つは用いられずに、従って３つの利得選択１．８．６
４が可能である。この利得値は８とかそれの倍数に限る
わけでなく、任意に与えることが、抵抗６４と６６の選
び方で可能である。ここで利得として８とか６４を選ん
だのはそれらが２のべき乗値であるためで、２進数方式
において処理しやすいからである。本発明は２段式の増
幅に限定されない。３段あるいはそれ以上の段数を用い
てもかまわない。
利得制御回路５０は４個のＯＲゲート８０゜８２．８４
．８６を含み、それはスイッチ７２゜７４．７２ａ 、
７４ａへスイッチング信号を供給する。比較器４６から
信号を受信すると、制御回路８８は適当な利得、ここの
例では１ ｈ１８ ｈｓ ６４かを決定する。次に回路
８８はスイッチング信号を適当なＯＲゲート８０，８２
，８４．８６へ与え、適切な抵抗対を各々の増幅器へ接
続させて、所定の利得を得る。利得１が比較器４６の出
力または、１つのスイッチングサイクルが開始しようと
していることを表示する同期回路４５によって選ばれた
場合には、制御回路８８は単位選定回路９０を駆動して
信号を発生させ、それによって０１マゲート８０と８４
でスイッチ７２と７２ａを閉じざｕ１スイッチ７４と７
４ａを聞（）ざける。
．８６を含み、それはスイッチ７２゜７４．７２ａ 、
７４ａへスイッチング信号を供給する。比較器４６から
信号を受信すると、制御回路８８は適当な利得、ここの
例では１ ｈ１８ ｈｓ ６４かを決定する。次に回路
８８はスイッチング信号を適当なＯＲゲート８０，８２
，８４．８６へ与え、適切な抵抗対を各々の増幅器へ接
続させて、所定の利得を得る。利得１が比較器４６の出
力または、１つのスイッチングサイクルが開始しようと
していることを表示する同期回路４５によって選ばれた
場合には、制御回路８８は単位選定回路９０を駆動して
信号を発生させ、それによって０１マゲート８０と８４
でスイッチ７２と７２ａを閉じざｕ１スイッチ７４と７
４ａを聞（）ざける。
制御回路８８はまた現在の利得を利得記憶レジスタ９２
へ供給し、そこにおいて４マイクロ秒の間たくわえさせ
る。スイッチングシイクルのために２マイクロ秒とそれ
にイζ］加されるリーンプルホールドのための４ノイク
ルのために２マイクロ秒のあわせて４マイクロ秒の遅延
が必要である。そのため坦在スイツヂによって制御され
ている信号は４マイクロ秒の後でな【プればＡ／Ｄ変換
器２４の出ツクまで到達しない。その時点で電子８１粋
機にはその利得が与えられ、それは特定のデジタル化さ
れた信号として出力］−ドレジスタ１００から取得され
る。出力コードレジスタ１００はＡ／Ｄ変換器２４から
の出ツノをも記憶りる。利１ｑ記憶レジスタ９２はシス
テムのスピードによって決まる遅延を導入する。本発明
は２チＡ７ネル、２マイクロ秒システムであるので、４
マイクロ秒の遅延がある。
へ供給し、そこにおいて４マイクロ秒の間たくわえさせ
る。スイッチングシイクルのために２マイクロ秒とそれ
にイζ］加されるリーンプルホールドのための４ノイク
ルのために２マイクロ秒のあわせて４マイクロ秒の遅延
が必要である。そのため坦在スイツヂによって制御され
ている信号は４マイクロ秒の後でな【プればＡ／Ｄ変換
器２４の出ツクまで到達しない。その時点で電子８１粋
機にはその利得が与えられ、それは特定のデジタル化さ
れた信号として出力］−ドレジスタ１００から取得され
る。出力コードレジスタ１００はＡ／Ｄ変換器２４から
の出ツノをも記憶りる。利１ｑ記憶レジスタ９２はシス
テムのスピードによって決まる遅延を導入する。本発明
は２チＡ７ネル、２マイクロ秒システムであるので、４
マイクロ秒の遅延がある。
出力コードレジスタ１００は、その信号のために電子片
ｉ算機処理に必要とされる利得と信号との両方を記憶す
るランチ回路を備えている。そのような電圧制御式利得
増幅器を２台組合せることによって、ワード当り１マイ
クロ秒の処１ｐ速度が１組のラッチ使用だ【ノで達成で
きる。
ｉ算機処理に必要とされる利得と信号との両方を記憶す
るランチ回路を備えている。そのような電圧制御式利得
増幅器を２台組合せることによって、ワード当り１マイ
クロ秒の処１ｐ速度が１組のラッチ使用だ【ノで達成で
きる。
基準回路４８、第５図は基準電圧の電源１０２、と電圧
分割器１０４を含んでいる。電圧分割器１０４は基準電
圧を２個の基準電圧り、Ｌ２へ分割する。これらの電圧
し 、シ、は比較器４６へ与えられる。比較器４６は比
較器回路１０６゜１０８を含んでいる。それらの出力は
利得制御回路５０へ与λ、られ、回路５０は、例えば、
利得を１．８．６４へ各々設定するために用いる領域１
゜領域２．領域３のような複数個の領域を定義づる。
分割器１０４を含んでいる。電圧分割器１０４は基準電
圧を２個の基準電圧り、Ｌ２へ分割する。これらの電圧
し 、シ、は比較器４６へ与えられる。比較器４６は比
較器回路１０６゜１０８を含んでいる。それらの出力は
利得制御回路５０へ与λ、られ、回路５０は、例えば、
利得を１．８．６４へ各々設定するために用いる領域１
゜領域２．領域３のような複数個の領域を定義づる。
他の実施例は当業者には明らかであろう。
第１図は、本発明に従う、多重ヂＡ７ネル利得予測型の
増幅器システムの概略のブロック図である。 第２図は、本発明に従う適応型の変換システム中に用い
られている、第１図の多重チＡ７ネル利得予測増幅器シ
ステムのより詳細な回路図である。 第３図は、第２図のシステムの動作を示すタイミング関
係図である。 第４図は、第２図のシステムのより詳Ｓな回路図である
。 第５図は、第２図と第４図の比較器と基準回路の詳細な
図である。 （参照番号） １０・・・多重チャネル利得予測増幅器システム１２・
・・入力手段 １４・・・スイッチング回路 １６・・・利１ワ設定回路 １８・・・可変利得増幅器 ２０・・・多重チャネル適応型変換システム２２・・・
リンブリング及び保持回路 ２４・・・Δ／Ｄ変換器 ３０．３２・・・端子 ３４．３６・・・増幅器 ３Ｂ、４０．４２．４４・・・スイッチ４５・・・同期
回路 ４６・・・比較器 ４８・・・基準回路 ５０・・・利得制御回路 ５２．５４・・・サンプリング及び保持回路５６．５８
・・・スイッチ ５７．５９，６０．６２・・・増幅器 ６４．６６．６８．７０・・・抵抗 ７２．７４・・・スイッチ ７６・・・自動零回路 ７８・・・バッファ増幅器 ８０．８２，８４．８６・・・ＯＲゲート８８・・・利
得制御回路 ９０・・・単位利得設定回路 ９２・・・利得記憶レジスタ １００・・・出力コードレジスタ １０２・・・基準電圧源 １０４・・・電圧分割器 １０６．１０８・・・比較器回路 代理人 浅 村 皓 ７６２ ０２４ ？ ａ １０１１１！ ｌｊ １６にＩＮ ＩＧ ５
増幅器システムの概略のブロック図である。 第２図は、本発明に従う適応型の変換システム中に用い
られている、第１図の多重チＡ７ネル利得予測増幅器シ
ステムのより詳細な回路図である。 第３図は、第２図のシステムの動作を示すタイミング関
係図である。 第４図は、第２図のシステムのより詳Ｓな回路図である
。 第５図は、第２図と第４図の比較器と基準回路の詳細な
図である。 （参照番号） １０・・・多重チャネル利得予測増幅器システム１２・
・・入力手段 １４・・・スイッチング回路 １６・・・利１ワ設定回路 １８・・・可変利得増幅器 ２０・・・多重チャネル適応型変換システム２２・・・
リンブリング及び保持回路 ２４・・・Δ／Ｄ変換器 ３０．３２・・・端子 ３４．３６・・・増幅器 ３Ｂ、４０．４２．４４・・・スイッチ４５・・・同期
回路 ４６・・・比較器 ４８・・・基準回路 ５０・・・利得制御回路 ５２．５４・・・サンプリング及び保持回路５６．５８
・・・スイッチ ５７．５９，６０．６２・・・増幅器 ６４．６６．６８．７０・・・抵抗 ７２．７４・・・スイッチ ７６・・・自動零回路 ７８・・・バッファ増幅器 ８０．８２，８４．８６・・・ＯＲゲート８８・・・利
得制御回路 ９０・・・単位利得設定回路 ９２・・・利得記憶レジスタ １００・・・出力コードレジスタ １０２・・・基準電圧源 １０４・・・電圧分割器 １０６．１０８・・・比較器回路 代理人 浅 村 皓 ７６２ ０２４ ？ ａ １０１１１！ ｌｊ １６にＩＮ ＩＧ ５
Claims (9)
- （１） 多重チャネル利得予測型の増幅器システムであ
って、 第１ヂＶネルからと第２チヤネルからの入力を受信づる
ための手段、 可変利得増幅器、 上記可変利１１増幅器の利得を設定するだめの利得設定
回路、 上記第１及び第２のチャネルからの上記入力に応答しＣ
１各チＡ７ネルを逐次的に、まずそのチャネルに苅り−
る望ましい利得を決定づるために」二重利得設定回路へ
つなぎ、次にその望ましい利得に設定された上記可変利
得増幅器へつなぐように動作Ｊる、スイツヂング手段、 を含むことを特徴とづる上記増幅器システム。 - （２） 特許請求の範囲第１項において、更に、上記可
変利得増幅器からの上記第１及び第２ヂヤネルの逐次信
号をサンプリングし、保持層るだめの手段を含むような
、システム。 - （３） 特許請求の範囲第２項のシステムであって、更
に、上記サンプリング及び保持のための手段に応答して
、上記第１及び第２チヤネルからのアナログ信号をデジ
タル信号へ変換するだめのアナログからデジタルへの変
換器手段を含むことを特徴とする上記増幅器システム。 - （４）特許請求の範囲第２項において、上記サンプリン
グ及び保持のための手段が、上記第１及び第・２のヂ１
７ネルからの信号をサンプリングし、保持するための各
々第１及び第２のサンプリング及び保持のだめの回路を
含むことを特徴とする上記増幅器システム。 - （５） 特許請求の範囲Ｍ４項において、上記リンプリ
ング及び保持のための手段が更に、上記第１及び第２の
チＡ７ネルからのサンプリングされて保持された信号を
逐次通過させるための出力スイッチング手段を含むこと
を特徴とする上記増幅器システム。 - （６） 特許請求の範囲第１項において、上記受信する
ための手段が各チャネルに付随して第１及び第２の入力
端子を含むことを特徴とする上記増幅器システム。 - （７） 特許請求の範囲第６項において、上記受信覆る
だめの手段が更に各入力端子に付随して第１及び第２の
増幅器を含むことを特徴とする上記増幅器システム。 - （８） 特許請求の範囲第１項において、上記利得設定
回路が複数個の電圧しきい値レベルを確立するための基
準回路、上記可変利得増幅器の利得レベルを設定りるた
めの利得制御回路、上記基準回路に応答し、上記第１及
び第２のチャネルのうちの１つからの信号に応答して、
上記利得制御回路によって設定されるべき利得レベルを
複数個の利得レベルのうらから選択するための比較器手
段、を含むことを特徴とする上記増幅器システム。 - （９） 多重チＶネル利得予測型増幅器システムであっ
て、 第１チＡ７ネルから及び第２チＶネルからの入力を受信
するための手段、 可変利得増幅器、 上記可変利得増幅器の利得を選定するための利得設定回
路、 上記第１及び第２チヤネルからの上記入力に応答して、
各チャネルを逐次的に、まず上記利得設定回路へつなぎ
そのチＡ７ネルに対する望ましい利得を決定し、次にそ
の望ましい利得に設定された上記可変利得増幅器へつな
ぐように作用するスイッチング手段、 上記可変利得増幅器からの上記第１及び第２チヤネルの
逐次的信号をサンプリングし、保持するためのサンプル
ホールド手段、 上記サンプルボールド手段に応答して上記第１及び第２
のチャネルからのアナログ信号をデジタル信号へ変換す
るだめのアナログからデジタルへの変換器手段、 を含むことを特徴とする上記増幅器システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/575,676 US4739307A (en) | 1984-01-31 | 1984-01-31 | Multichannel predictive gain amplifier system |
| US575676 | 1984-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60177712A true JPS60177712A (ja) | 1985-09-11 |
| JPH0418723B2 JPH0418723B2 (ja) | 1992-03-27 |
Family
ID=24301270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132188A Granted JPS60177712A (ja) | 1984-01-31 | 1984-06-28 | 多重チヤネル利得予測型増幅器システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4739307A (ja) |
| JP (1) | JPS60177712A (ja) |
| DE (1) | DE3423206A1 (ja) |
| FR (1) | FR2558998B1 (ja) |
| IL (1) | IL72113A (ja) |
| NL (1) | NL190431C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6465927A (en) * | 1987-09-04 | 1989-03-13 | Fujitsu Ltd | Automatic gain switching system for a/d converter |
| JPH07193446A (ja) * | 1993-12-24 | 1995-07-28 | Nec Corp | 予測ゲイン自動切替回路 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666692B2 (ja) * | 1986-02-13 | 1994-08-24 | クラリオン株式会社 | アナログ−デイジタル変換装置 |
| US5121230A (en) * | 1987-01-19 | 1992-06-09 | Canon Kabushiki Kaisha | Image reading apparatus having adjusting circuits for matching the level of and compensating for fluctuation among a plurality of sensing elements |
| JP2533062Y2 (ja) * | 1987-07-03 | 1997-04-16 | ヤマハ株式会社 | アナログディジタル変換回路 |
| EP0320525B1 (de) * | 1987-12-15 | 1991-10-16 | Deutsche ITT Industries GmbH | Abtast-Halte-Stufe und deren Anwendung in Parallel-A/D-Wandlern |
| US5006851A (en) * | 1988-07-18 | 1991-04-09 | Matsushita Electric Industrial Co., Ltd. | Analog-to-digital converting system |
| US4947455A (en) * | 1988-11-09 | 1990-08-07 | Harris Corporation | RF power supply for supplying a regulated power amplified unmodulated drive signal to an RF modulator |
| US5099239A (en) * | 1989-09-21 | 1992-03-24 | Xerox Corporation | Multi-channel analogue to digital convertor |
| FI87861C (fi) * | 1989-09-28 | 1993-02-25 | Digixray Ltd Oy | En automatiskt sin foerstaerkning reglerande instrumenteringsfoerstaerkare |
| GB2245443B (en) * | 1990-06-22 | 1994-05-25 | Philips Electronic Associated | Signal digitiser |
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| DE19914207C2 (de) * | 1999-03-29 | 2003-02-27 | Siemens Ag | A/D-Wandlerschaltung |
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-
1984
- 1984-01-31 US US06/575,676 patent/US4739307A/en not_active Expired - Fee Related
- 1984-06-14 IL IL72113A patent/IL72113A/xx unknown
- 1984-06-18 FR FR8409500A patent/FR2558998B1/fr not_active Expired
- 1984-06-22 DE DE19843423206 patent/DE3423206A1/de active Granted
- 1984-06-25 NL NLAANVRAGE8402003,A patent/NL190431C/xx not_active IP Right Cessation
- 1984-06-28 JP JP59132188A patent/JPS60177712A/ja active Granted
Patent Citations (2)
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| JPS49112516A (ja) * | 1973-02-23 | 1974-10-26 | ||
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Also Published As
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|---|---|
| NL190431B (nl) | 1993-09-16 |
| IL72113A (en) | 1988-05-31 |
| US4739307A (en) | 1988-04-19 |
| FR2558998B1 (fr) | 1987-05-07 |
| NL190431C (nl) | 1994-02-16 |
| DE3423206C2 (ja) | 1990-06-21 |
| FR2558998A1 (fr) | 1985-08-02 |
| JPH0418723B2 (ja) | 1992-03-27 |
| IL72113A0 (en) | 1984-10-31 |
| DE3423206A1 (de) | 1985-08-01 |
| NL8402003A (nl) | 1985-08-16 |
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