JPS62126714A - Ａ／ｄ変換方式 - Google Patents
Ａ／ｄ変換方式Info
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- JPS62126714A JPS62126714A JP26691185A JP26691185A JPS62126714A JP S62126714 A JPS62126714 A JP S62126714A JP 26691185 A JP26691185 A JP 26691185A JP 26691185 A JP26691185 A JP 26691185A JP S62126714 A JPS62126714 A JP S62126714A
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- analog
- channel
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は、多チャンネルのアナログ入力信号を順次デ
ィジタル信号に変換して出力するＡ／Ｄ変換力式に関す
る。
ィジタル信号に変換して出力するＡ／Ｄ変換力式に関す
る。
（９，明の技術的背景とその問題点）
第２図は誉来用いられている多チャンネルＡ／［１変換
装置の概略を示すブロック構成図であり、このような構
成の多チャンネルＡ／Ｄ変換装置のＡ／Ｄ変換方式を説
明すると、同図に示すように、例えば、アナログマルチ
プレクサ２の多チャンネルのアナログ入力端Ｆ（この例
では８チヤンネル） ＣＨ２＝Ｃ）１８にそれぞれ入
力されたアナログ信号Ａ１１−ＡＩ８は、 ｃｐｏｉ
から指令されるチャンネル選択信号Ｃ８により、チャン
ネルセレクタ（シフトレジスタ）５で所定のチャンネル
が選択され、ち該アナログ信号Ａｌｎがオペアンプ４で
増幅されて、 Ａ／Ｄ変換器３に入力される。そこで、
このＡ／Ｄ変換器３は、上記ＣＰＵ １から所定のタイ
ミングで指令されるＡ／［３変換スタ一ト信号ＳＳによ
りト記オペアンプ４で増幅されたアナログ信号ＡＯｎを
ディジタル信号Ｄｏｎに変換し、このディジタル信号（
Ａ／Ｄ変換データ） ＤＯｎと共に、 Ａ１０ｆ換終了
信号ＳＥを上記ＣＰＬＩ １に出力する。そして、この
ディジタル信号ＤＯｎ及びＡＩＤ変換終ｒ信号ＳＥヲ上
記ｃｐｕ ｉが読取ると、１チヤンネル分のＡ／Ｄを変
換を終ｒし、上記アナログ入力信号に応じて次のチャン
ネルについて同様にＡ／Ｄ変換を繰返すことにより、全
チャンネルのアナログ入力信号についてＡ／Ｄ変換でき
ることになる。
装置の概略を示すブロック構成図であり、このような構
成の多チャンネルＡ／Ｄ変換装置のＡ／Ｄ変換方式を説
明すると、同図に示すように、例えば、アナログマルチ
プレクサ２の多チャンネルのアナログ入力端Ｆ（この例
では８チヤンネル） ＣＨ２＝Ｃ）１８にそれぞれ入
力されたアナログ信号Ａ１１−ＡＩ８は、 ｃｐｏｉ
から指令されるチャンネル選択信号Ｃ８により、チャン
ネルセレクタ（シフトレジスタ）５で所定のチャンネル
が選択され、ち該アナログ信号Ａｌｎがオペアンプ４で
増幅されて、 Ａ／Ｄ変換器３に入力される。そこで、
このＡ／Ｄ変換器３は、上記ＣＰＵ １から所定のタイ
ミングで指令されるＡ／［３変換スタ一ト信号ＳＳによ
りト記オペアンプ４で増幅されたアナログ信号ＡＯｎを
ディジタル信号Ｄｏｎに変換し、このディジタル信号（
Ａ／Ｄ変換データ） ＤＯｎと共に、 Ａ１０ｆ換終了
信号ＳＥを上記ＣＰＬＩ １に出力する。そして、この
ディジタル信号ＤＯｎ及びＡＩＤ変換終ｒ信号ＳＥヲ上
記ｃｐｕ ｉが読取ると、１チヤンネル分のＡ／Ｄを変
換を終ｒし、上記アナログ入力信号に応じて次のチャン
ネルについて同様にＡ／Ｄ変換を繰返すことにより、全
チャンネルのアナログ入力信号についてＡ／Ｄ変換でき
ることになる。
ところが、このようなＡ／Ｄ変換方式においては、 Ｃ
ＰＵＩは各チャンネルイσにＡ／Ｄ変換してそのデータ
を読取らねばならず、その処理のためのソフトウェアが
複雑かつ膨大となり、その作成に多大な時間を要してい
た。
ＰＵＩは各チャンネルイσにＡ／Ｄ変換してそのデータ
を読取らねばならず、その処理のためのソフトウェアが
複雑かつ膨大となり、その作成に多大な時間を要してい
た。
（発明の目的）
この発明は上述のような゛バ情からなされたものであり
、この発明の目的は、ｒＭ単な構成かつ簡単なソフトウ
ェアで多チャンネルのアナログ人力信号をディジタル信
号に変換できるＡ／Ｄ変換方式を提供することにある。
、この発明の目的は、ｒＭ単な構成かつ簡単なソフトウ
ェアで多チャンネルのアナログ人力信号をディジタル信
号に変換できるＡ／Ｄ変換方式を提供することにある。
（発明の概要）
この発明は、多チャンネルのアナログ入力信号−を順次
ディジタル変換する多チャンネルＡ／Ｄ変換装置におけ
るＡ／［１変換力式に関し、 ＣＰＵかも発せられる全
チャンネルＡ／Ｄ変換スタート信号により、上記多チャ
ンネルのアナログ入力信号から順次所定のタイミングで
各チャンネルに入力されているアナログ信号を選択する
と共に、上記選択された各アナログ信号をＡ／Ｄ変換し
た後、データメモリの所定の領域に格納させる回路を設
けることによりソフトウェアを簡単にしたものである。
ディジタル変換する多チャンネルＡ／Ｄ変換装置におけ
るＡ／［１変換力式に関し、 ＣＰＵかも発せられる全
チャンネルＡ／Ｄ変換スタート信号により、上記多チャ
ンネルのアナログ入力信号から順次所定のタイミングで
各チャンネルに入力されているアナログ信号を選択する
と共に、上記選択された各アナログ信号をＡ／Ｄ変換し
た後、データメモリの所定の領域に格納させる回路を設
けることによりソフトウェアを簡単にしたものである。
（発明の実施例）
この発明のＡ／Ｄ変換方式を適用することができる多チ
ャンネルＡ／Ｄ変換装置においては、上述のような多チ
ャンネルのアナログ入力信号が、 ＣＰｕから最初に１
度指令される全チャンネルＡ／Ｄ変換指令により順次所
定のタイミングで選択され、その全数がそれぞれ所定の
メモリに記憶される回路を設けることにより、簡単なソ
フトウェアで全チャンネルに入力されたアナログ入力信
号をＡ／Ｄ変換できるようにしている。
ャンネルＡ／Ｄ変換装置においては、上述のような多チ
ャンネルのアナログ入力信号が、 ＣＰｕから最初に１
度指令される全チャンネルＡ／Ｄ変換指令により順次所
定のタイミングで選択され、その全数がそれぞれ所定の
メモリに記憶される回路を設けることにより、簡単なソ
フトウェアで全チャンネルに入力されたアナログ入力信
号をＡ／Ｄ変換できるようにしている。
第１図はこの発明のＡ／Ｉｌ変換方式を適用することが
できる多チャンネルＡ／Ｄ変換装置の概略を示すブロッ
ク構成図であり、第２図と同様な構成部材については、
その番号の末尾の数字を対応させて付しである。
できる多チャンネルＡ／Ｄ変換装置の概略を示すブロッ
ク構成図であり、第２図と同様な構成部材については、
その番号の末尾の数字を対応させて付しである。
第１図に示すように、この発明のＡ／Ｄ変換方式を適用
することができる多チャンネルＡ／Ｉ］変換装置は、多
チャンネルのアナログ入力信号Ａ１１−ＡＩ８が人力さ
れる入力端子（この例では８チヤンネル）ＣＨＩ−ＣＨ
８を有するアナログマルチプレクサ１２と、このアナロ
グマルチプレクサ１２に入力されるアナログ信号Ａ１１
−ＡＩ８を１チヤンネルずつ順次選択するチャンネル選
択信号Ｃ５Ｓを発するｎビットカウンタ（この例では３
ビツトカウンタ） ＋８と、この３ビツトカウンタ１８
により選択された上記アナログ信号Ａｌｎを増幅するオ
ペアンプ１４と、このオペアンプ１４で増幅された上記
アナログ信号ＡＯａをディジタル信号に変換するＡ／Ｄ
変換器１３と、このＡ／Ｄ変換器１３の出力信号ＳＤｎ
を、後述する制御信号ＳＭＡ 、ＳＭＣにより所定のア
ドレスに格納したり、又はその格納したデータロＯｎを
後述するように任、αにＣＰＵＩＩに出力するデータメ
モリ１Ｇと、後述するタイミングコントロール回路１９
かう発セられる切換信号ＣＡによりデータ格納時は上記
３ビツトカウンタ１８から出力されるチャンネル選択信
号Ｃ５Ｓに応じて、又データ読取り時には後述するＣＰ
Ｕ １１から出力されるメモリアドレス選択信号ＳＡに
応じて、必要なデータの人出力のためにＬ記データメモ
１月６にメモリアドレス選択信号ＳＭＡを発して該当す
るアドレスを選択するメモリアドレス切換用マルチプレ
クサ１７と、上記各装置の作動タイミングの制御信号を
発するタイミングコントロール回路１３と、このタイミ
ングコントロール回路】９に全チャンネルＡ／Ｄ変換ス
タート指令ＳＳ丁を発すると共に、上記データメモリ１
Ｂに格納された全チャンネルのデータＤｏｎを読取るＣ
ＰＵＩＩ とで構成されている。
することができる多チャンネルＡ／Ｉ］変換装置は、多
チャンネルのアナログ入力信号Ａ１１−ＡＩ８が人力さ
れる入力端子（この例では８チヤンネル）ＣＨＩ−ＣＨ
８を有するアナログマルチプレクサ１２と、このアナロ
グマルチプレクサ１２に入力されるアナログ信号Ａ１１
−ＡＩ８を１チヤンネルずつ順次選択するチャンネル選
択信号Ｃ５Ｓを発するｎビットカウンタ（この例では３
ビツトカウンタ） ＋８と、この３ビツトカウンタ１８
により選択された上記アナログ信号Ａｌｎを増幅するオ
ペアンプ１４と、このオペアンプ１４で増幅された上記
アナログ信号ＡＯａをディジタル信号に変換するＡ／Ｄ
変換器１３と、このＡ／Ｄ変換器１３の出力信号ＳＤｎ
を、後述する制御信号ＳＭＡ 、ＳＭＣにより所定のア
ドレスに格納したり、又はその格納したデータロＯｎを
後述するように任、αにＣＰＵＩＩに出力するデータメ
モリ１Ｇと、後述するタイミングコントロール回路１９
かう発セられる切換信号ＣＡによりデータ格納時は上記
３ビツトカウンタ１８から出力されるチャンネル選択信
号Ｃ５Ｓに応じて、又データ読取り時には後述するＣＰ
Ｕ １１から出力されるメモリアドレス選択信号ＳＡに
応じて、必要なデータの人出力のためにＬ記データメモ
１月６にメモリアドレス選択信号ＳＭＡを発して該当す
るアドレスを選択するメモリアドレス切換用マルチプレ
クサ１７と、上記各装置の作動タイミングの制御信号を
発するタイミングコントロール回路１３と、このタイミ
ングコントロール回路】９に全チャンネルＡ／Ｄ変換ス
タート指令ＳＳ丁を発すると共に、上記データメモリ１
Ｂに格納された全チャンネルのデータＤｏｎを読取るＣ
ＰＵＩＩ とで構成されている。
このような構成の多チャンネルＡ／Ｄ変換装賃を用いた
多チャンネルのアナログ入力信号のＡ／［１変換力式に
ついて、第１図を参照して以下に説明する。
多チャンネルのアナログ入力信号のＡ／［１変換力式に
ついて、第１図を参照して以下に説明する。
同図に示すように、例えば８チヤンネルのアナログ入力
信号ＡＩｌ〜ＡＩ８が入力されている多チャンネルＡ／
Ｄ変換装置において、まずＣＰＵ Ｉ １が上記タイミ
ングコントロール回路１９に全チャンネルＡ／Ｄ変換ス
タート信号ＳＳＴを発すると、このタイミングコントロ
ール回路１９は上記３ビツトカウンタ１８にクリア信号
ＣＬを発する。この３ビツトカウンタ１８はクリア信号
ＣＬを受けるとチャンネル選択信号Ｃ８Ｓを“Ｏ”に設
定して、上記アナログマルチプレクサ１２に出力する。
信号ＡＩｌ〜ＡＩ８が入力されている多チャンネルＡ／
Ｄ変換装置において、まずＣＰＵ Ｉ １が上記タイミ
ングコントロール回路１９に全チャンネルＡ／Ｄ変換ス
タート信号ＳＳＴを発すると、このタイミングコントロ
ール回路１９は上記３ビツトカウンタ１８にクリア信号
ＣＬを発する。この３ビツトカウンタ１８はクリア信号
ＣＬを受けるとチャンネル選択信号Ｃ８Ｓを“Ｏ”に設
定して、上記アナログマルチプレクサ１２に出力する。
そこで、このアナログマルチプレクサ１２は上記チャン
ネル選択信号Ｃ８Ｓ “０”に対応するチャンネルＣ
）ＩＩに入力されているアナログ信号Ａｌｌを選択して
、上記オペアンプ１４に出力して増幅し、上記Ａ／Ｄ変
換器１３に増幅したアナログ信号ＡＯｏを出力する。
ネル選択信号Ｃ８Ｓ “０”に対応するチャンネルＣ
）ＩＩに入力されているアナログ信号Ａｌｌを選択して
、上記オペアンプ１４に出力して増幅し、上記Ａ／Ｄ変
換器１３に増幅したアナログ信号ＡＯｏを出力する。
一方、１記タイミングコントロールＦ＋］路１９ハヒ記
アナログマルチプレクサ＋２．才Ｒアンプ１４のセット
リング時間及びに記Ａ／Ｄ変！ｌＡ器１３のセットアツ
プ時間経過後、Ｊ−記ＡＩＤ変換器１３にＡ／Ｄ変換ス
タート指令ＳＳＳを発する。そして。
アナログマルチプレクサ＋２．才Ｒアンプ１４のセット
リング時間及びに記Ａ／Ｄ変！ｌＡ器１３のセットアツ
プ時間経過後、Ｊ−記ＡＩＤ変換器１３にＡ／Ｄ変換ス
タート指令ＳＳＳを発する。そして。
このＡ／Ｄ変換器１３が１−記アナログ信号ＡＯｎのデ
ィジタル変換を終了すると、その変換データＳＤｎを上
記データメモリ１６に出力すると共に、上記タイミング
コントロール回路１９にＡ／Ｄ変換終γ信号ＳＥＳを発
する。
ィジタル変換を終了すると、その変換データＳＤｎを上
記データメモリ１６に出力すると共に、上記タイミング
コントロール回路１９にＡ／Ｄ変換終γ信号ＳＥＳを発
する。
そこで、タイミングコントロール回路１９は］二足Ａ／
Ｄ変換終了信号ＳＥＳを受けて、上記マルチプレクサ１
７に切換信号ＧＡを発し、このマルチプレクサ１７に上
記３ビツトカウンタ１８のチャンネル選択出力信号“０
”を選択させると共に、上記データメモリ１Ｂにメモリ
制ｇ４＠号（すなわち、ライトパルス） Ｄｏｎを発す
る。その結果、このマルチプレクサ１７が−Ｆ記データ
メモリ１６にメモリアドレス選択信号ＳＭＡを発し、こ
のデータメモリ１６のアドレス（例えば０番１１りが設
定されると共に、上記メモリ制御信号（すなわち、ライ
トパルス） Ｄｏｎにより、このアドレス０番地に上記
Ａ／Ｄ変換されたデータＳＤｎが格納されて、上記チャ
ンネルＣＨ１に入力されたアナログ入力信号ＡｌｌのＡ
／Ｄ変換を終了する。
Ｄ変換終了信号ＳＥＳを受けて、上記マルチプレクサ１
７に切換信号ＧＡを発し、このマルチプレクサ１７に上
記３ビツトカウンタ１８のチャンネル選択出力信号“０
”を選択させると共に、上記データメモリ１Ｂにメモリ
制ｇ４＠号（すなわち、ライトパルス） Ｄｏｎを発す
る。その結果、このマルチプレクサ１７が−Ｆ記データ
メモリ１６にメモリアドレス選択信号ＳＭＡを発し、こ
のデータメモリ１６のアドレス（例えば０番１１りが設
定されると共に、上記メモリ制御信号（すなわち、ライ
トパルス） Ｄｏｎにより、このアドレス０番地に上記
Ａ／Ｄ変換されたデータＳＤｎが格納されて、上記チャ
ンネルＣＨ１に入力されたアナログ入力信号ＡｌｌのＡ
／Ｄ変換を終了する。
そして、上記タイミングコントロール回路１９がｔ記３
ビットカウンタ１８にカウントアツプ信号ＣＵを発し、
この３ビツトカウンタ１８から出力されるチャンネル選
択信号Ｃ８Ｓが“ｌ”に設定されると、上記アナログマ
ルチプレクサ１２のチャンネルＣ）１２に入力されてい
るアナログ信号ＡＩ２が選択され、上記アナログ入力信
号Ａｌｌと同様にしてＡ／Ｄ変換され、このＡ／Ｄ変換
されたデータが上記データメモリ１Ｂの所定のアドレス
、例えば１番地に格納される。
ビットカウンタ１８にカウントアツプ信号ＣＵを発し、
この３ビツトカウンタ１８から出力されるチャンネル選
択信号Ｃ８Ｓが“ｌ”に設定されると、上記アナログマ
ルチプレクサ１２のチャンネルＣ）１２に入力されてい
るアナログ信号ＡＩ２が選択され、上記アナログ入力信
号Ａｌｌと同様にしてＡ／Ｄ変換され、このＡ／Ｄ変換
されたデータが上記データメモリ１Ｂの所定のアドレス
、例えば１番地に格納される。
以下、同様にして上記多チャンネルＡ／［１変換装置に
入力された全アナログ入力信号ＡＩｌ〜ＡＩ８がＡ／Ｄ
変換されて上記データメモリ１Ｂの所定のアドレス、例
えばＯ〜７番地への格納を終了すると、上記タイミング
コントロール回路１９は、Ｅ記マルチプレクサ１７に上
記ＣＰＵ １１から指令されているメモリアドレス選択
上１）ｓＡを選択させて、ｃｐｕ ｔ ｔに全チャンネ
ル＾／Ｄ変換終丁信呼ＳＥＴを発する。そこで、 ＣＰ
Ｕ１１はこのＡ／Ｄ変換終了信号ＳＥＴを受けて、上記
データメモリ１Ｂに格納されている上記データＤＯｎを
上記メモリアドレス選択信号ＳＡにより選択して、それ
らを任意に読出すことがｒ１Ｆ能になる。
入力された全アナログ入力信号ＡＩｌ〜ＡＩ８がＡ／Ｄ
変換されて上記データメモリ１Ｂの所定のアドレス、例
えばＯ〜７番地への格納を終了すると、上記タイミング
コントロール回路１９は、Ｅ記マルチプレクサ１７に上
記ＣＰＵ １１から指令されているメモリアドレス選択
上１）ｓＡを選択させて、ｃｐｕ ｔ ｔに全チャンネ
ル＾／Ｄ変換終丁信呼ＳＥＴを発する。そこで、 ＣＰ
Ｕ１１はこのＡ／Ｄ変換終了信号ＳＥＴを受けて、上記
データメモリ１Ｂに格納されている上記データＤＯｎを
上記メモリアドレス選択信号ＳＡにより選択して、それ
らを任意に読出すことがｒ１Ｆ能になる。
そして、 ＣＰＵ１１が上述のようにしてＡ／Ｄ変換さ
れたデータＤＯ＋＋の読出しを終了すると、［拝びタイ
ミングコントロール回路１９に全チャンネルＡ／Ｄ変換
スタート指令ＳＳＴを発し、上述のような動作を繰返す
ことにより、この多チャンネルＡ／Ｄ変換装置は常時最
新のＡ／［１変換されたデータを読出すことができるよ
うになる。
れたデータＤＯ＋＋の読出しを終了すると、［拝びタイ
ミングコントロール回路１９に全チャンネルＡ／Ｄ変換
スタート指令ＳＳＴを発し、上述のような動作を繰返す
ことにより、この多チャンネルＡ／Ｄ変換装置は常時最
新のＡ／［１変換されたデータを読出すことができるよ
うになる。
（９，明の変形例）
上述の実施例において、多チャンネルのアナログ入力信
号の一例として８チヤンネルを例に挙げて説明したが、
これに限定されるものでなく、このアナログ入力信号の
チャンネル数に応じて、上記ｎビットカウンタのビシＨ
ｋを設定する（ここにおいて、ｎ＝Ｉａｇｚ［チャンネ
ル数］で求められる）と共に、上記データメモリのアド
レスを対応させて設けるようにすればよい。
号の一例として８チヤンネルを例に挙げて説明したが、
これに限定されるものでなく、このアナログ入力信号の
チャンネル数に応じて、上記ｎビットカウンタのビシＨ
ｋを設定する（ここにおいて、ｎ＝Ｉａｇｚ［チャンネ
ル数］で求められる）と共に、上記データメモリのアド
レスを対応させて設けるようにすればよい。
（発明の効果）
以上のように、この発明のＡ／Ｄ変換方式を適用する多
チャンネルＡ／Ｄ変換装置においては、多チャンネルの
アナログ人力信号に対しても、このアナログ入力信号を
順次所定のタイミングで選択するｎビットカウンタとタ
イミングコントロール回路を有し、ソフトウェアによる
ことなく順次Ａ／Ｄ変換すると共に、このＡ／Ｄ変換し
た結果をデータメモリの所定のアドレスにそれぞれ格納
するので、ＣＰＵは単に全チャンネルＡ／Ｄ変換指令を
発するだけでよく、且つＬ記データメモリに記憶された
データを任意に読取ることができ、そのソフトウェアが
容易になるだけでなく、その作成に要する時間が大幅に
短縮できることになる。
チャンネルＡ／Ｄ変換装置においては、多チャンネルの
アナログ人力信号に対しても、このアナログ入力信号を
順次所定のタイミングで選択するｎビットカウンタとタ
イミングコントロール回路を有し、ソフトウェアによる
ことなく順次Ａ／Ｄ変換すると共に、このＡ／Ｄ変換し
た結果をデータメモリの所定のアドレスにそれぞれ格納
するので、ＣＰＵは単に全チャンネルＡ／Ｄ変換指令を
発するだけでよく、且つＬ記データメモリに記憶された
データを任意に読取ることができ、そのソフトウェアが
容易になるだけでなく、その作成に要する時間が大幅に
短縮できることになる。
第１図はこの発明のＡ／Ｄ変換方式を適用することがで
きる多チャンネルＡ／Ｄ変換装置の概略を示すブロック
構成図、第２図は従来の多チャンネルＡ／Ｄ変換装置の
概略を示すブロー、り構成図である。 ｌ、１１・・・ＣＰＵ、２．１２．１１１ｔ・・・マル
チプレクサ。 ３．１３・・・Ａ／Ｄ変換器、４，１４・・・オペアン
プ、５・・・チャンネルセレクタ、１６・・・データメ
モリ。 １７・・・マルチプレクサ、１８・・・３ビツトカウン
タ。 １９・・・タイミングコントロール回路。 出願人代理人 安 形 雄 三 ｔＪｇ１図 第２図
きる多チャンネルＡ／Ｄ変換装置の概略を示すブロック
構成図、第２図は従来の多チャンネルＡ／Ｄ変換装置の
概略を示すブロー、り構成図である。 ｌ、１１・・・ＣＰＵ、２．１２．１１１ｔ・・・マル
チプレクサ。 ３．１３・・・Ａ／Ｄ変換器、４，１４・・・オペアン
プ、５・・・チャンネルセレクタ、１６・・・データメ
モリ。 １７・・・マルチプレクサ、１８・・・３ビツトカウン
タ。 １９・・・タイミングコントロール回路。 出願人代理人 安 形 雄 三 ｔＪｇ１図 第２図
Claims (1)
- 多チャンネルのアナログ入力信号を順次ディジタル変換
する多チャンネルＡ／Ｄ変換装置において、ＣＰＵから
発せられる全チャンネルＡ／Ｄ変換スタート信号により
、前記多チャンネルのアナログ入力信号から順次所定の
タイミングで各チャンネルに入力されているアナログ信
号を選択すると共に、前記選択された各アナログ信号を
Ａ／Ｄ変換した後、データメモリの所定の領域に格納さ
せる回路を設けることによりソフトウェアを簡単にした
ことを特徴とするＡ／Ｄ変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26691185A JPS62126714A (ja) | 1985-11-27 | 1985-11-27 | Ａ／ｄ変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26691185A JPS62126714A (ja) | 1985-11-27 | 1985-11-27 | Ａ／ｄ変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62126714A true JPS62126714A (ja) | 1987-06-09 |
Family
ID=17437376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26691185A Pending JPS62126714A (ja) | 1985-11-27 | 1985-11-27 | Ａ／ｄ変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62126714A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6430329A (en) * | 1987-07-27 | 1989-02-01 | Mitsubishi Electric Corp | A/d converting unit |
| JPH02148916A (ja) * | 1988-11-29 | 1990-06-07 | Yokogawa Electric Corp | Ａ／ｄ変換装置 |
| JPH04185020A (ja) * | 1990-11-19 | 1992-07-01 | Mitsubishi Electric Corp | Ａ―ｄ変換装置 |
| EP2366110A2 (en) * | 2008-10-31 | 2011-09-21 | Altera Corporation | Method to digitize analog signals in a system utilizing dynamic analog test multiplexer for diagnostics |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779547A (en) * | 1980-11-05 | 1982-05-18 | Hitachi Ltd | Digital converting circuit for more than one input analog data |
-
1985
- 1985-11-27 JP JP26691185A patent/JPS62126714A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779547A (en) * | 1980-11-05 | 1982-05-18 | Hitachi Ltd | Digital converting circuit for more than one input analog data |
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| JPH02148916A (ja) * | 1988-11-29 | 1990-06-07 | Yokogawa Electric Corp | Ａ／ｄ変換装置 |
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| EP2366110A4 (en) * | 2008-10-31 | 2015-04-29 | Altera Corp | METHOD FOR SCANNING ANALOG SIGNALS IN A SYSTEM USING DYNAMIC ANALOG TEST MULTIPLEXER FOR DIAGNOSIS |
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