JPH02148916A - Ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、Ａ／Ｄ変換装置に関するものであり、詳しく
は、並列駆動に適したＡ／Ｄ変換装置を提供するもので
ある。

〈従来の技術〉 相互に関連した複数チャンネルのアナログ入力信号をデ
ジタル信号に変換して収集するのにあたっては、例えば
特公昭６２−４６００９号公報に記載されているように
、複数台のデータ収集装置を同期させて並列駆動するこ
とが行われている。

〈発明が解決しようとする課題〉 しかし、このような従来の構成では、各データ収集装置
を構成するＡ／Ｄ変換器の変換開始タイミンクを揃えた
り、各データ収集装置間におけるトリガ動作を関連させ
て制御することは考慮されておらず、各データ収集装置
に格納される測定データに基づいて高い時間分解能の測
定を行ったり、任意のトリガ動作の組み合わせによる自
由度の高い測定を行うことはできない。

本発明は、このような点に着目したものであり、その目
的は、各装置のＡ／Ｄ変換の開始タイミングを揃えるこ
とができ、各装置間におけるトリガ動作を関連させて制
御できる並列駆動が可能なＡ／Ｄ変換装置を提供するこ
とにある。

く課題を解決するための手段〉 本発明のＡ／Ｄ変換装置は、 内部の基準クロック、外部から加えられる外部クロック
および外部基準クロックを選択的に外部基準クロックと
して外部に出力するとともに分周器を介して内部各部に
出力するサンプルクロック制御回路と、 このサンプルクロック制御回路の分周器から加えられる
クロックに従ってアナログ入力信号をデジタル信号に変
換するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力データ
を格納するブタメモリと、 外部装置との間で複数の測定制御信号の授受を行い、こ
れら複数の測定制御信号に従って前記データメモリのデ
ータ格納動作を制御するデータメモリ制御回路と、 外部から加えられる個別トリガ信号および同期トリガ信
号を選択的に同期トリガ信号として外部に出力するとと
もに前記サンプルクロック制御回路の分周器から加えら
れるクロックに同期させるタイミング制御回路を介して
従って前記データメモリ制御回路に出力するトリガ制御
回路と、これら各部を統轄制御する演算制御部、を設け
たことを特徴とする。

く作用〉 本発明のＡ／Ｄ変換装置は、各装置のＡ／Ｄ変換の開始
タイミングを揃えることができることから高い時間分解
能の測定が可能であり、各装置間におけるトリガ動作を
関連させて制御できることから任意のトリガ動作の組み
合わせによる自由度の高い測定を行うことができる。

〈実施例〉 以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は、本発明の原理説明図である０図において、１
はクロックＣＬＫの発生や切り換えを制御するサンプル
クロック制ｍ回路であり、内部の基準タロツク、外部か
ら加えられる外部クロックおよび外部基準クロックを選
択的に外部基準タロツクとして外部に出力するとともに
内部各部に出力する。２はＡ／Ｄ変換器であり、サンプ
ルクロック制御回路１から加えられるクロックＣＬＫに
従ってアナログ入力信号をデジタル信号に変換する。３
はＡ／Ｄ変換器２の出力データを格納するデータメモリ
である。４は図示しない外部装置との間で測定イネーブ
ル信号ＡＥＮ、測定開始信号ＡＳ’Ｔ’、トリガイネー
ブル信号ＴＥ、Ｎよりなる複数の測定制御信号の授受を
行い、これら測定制御信号に従ってデータメモリ２のデ
ータ格納動作を制御するデータメモリ制御回路である。

５はトリガ制御回路であり、外部から加えられる個別ト
リガ信号および同期トリガ信号を選択的に同期トリガ信
号として外部に出力するとともに、サンプルクロック制
御回路１から加えられるクロックに同期したトリガ信号
ＴＲＩＧをデータメモリ制御回路４に出力する。６は各
部を統轄制御する演算制御部（ＣＰＵ）であり、バス７
を介して各部と接続されている。

第２図は第１図のように構成されるＡ／Ｄ変換装置の並
列接続状態説明図であり、Ｋ台を並列接続した例を示し
ている０図において、Ｎｏ、１はマスター機として接続
され、Ｎｏ、２〜Ｎｏ、にはスレーブ機として接続され
ている。これらマスター機とスレーブ機の動作切り換え
はそれぞれの内部の演算制御部の制御により行われる１
個別トリガ信号はマスター機にのみ加えられている。ア
ナログ入力信号は各装置にそれぞれ加えられている。外
部クロックは必要に応じて全装置に共通に加えられる。

マスター機の外部基準タロツクの出力線子、測定制御信
号の出力端子および同期トリガ信号の出力端子はＮｏ、
２のスレーブ機の外部基準クロックの入力端子、測定制
御信号の入力端子および同期トリガ信号の入力端子に接
続され、Ｎ０２２のスレーブ機の外部基準クロックの出
力端子、測定制御信号の出力端子および同期トリガ信号
の出力端子は後続のＮ０１３のスレーブ機の外部基準ク
ロックの入力端子、測定制御信号の入力端子および同期
トリガ信号の入力端子に接続され、以下同様に、Ｎｏ、
（Ｋ−１）のスレーブ機の外部基準クロックの出力端子
、ｌ定制御信号の出力端子および同期トリガ信号の出力
端子はＮｏ。

Ｋのスレーブ機の外部基準タロツクの入力端子測定制御
信号の入力端子および同期トリガ信号の入力端子に接続
されている。

前述のように、測定制御信号には測定イネーブル信号Ａ
ＥＮ、測定開始信号ＡＳＴおよびトリガイネーブル信号
ＴＥＮの３種類がある。ここで、ＡＥＮ信号は測定可能
状態を示す信号であって、並列接続されたすべての装置
から出力されるものであり、すべての装置からの出力が
完了した時点でイネーブルになる。ＡＳＴ信号はＡＥＮ
信号がイネーブルになった後にマスター機から各スレー
ブ機に入力される。各スレーブ機はＡ　Ｓ　Ｔ信号を受
は付けることにより測定を開始する。ＴＥＮ信号はトリ
ガ待受は状態を示す信号であって、並列接続されたすべ
ての装置から出力されるものであり、すべての装置から
の出力が完了した時点でイネーブルになる。

このように接続された装置の動作を説明する。

まず、マスター機としてまたは装置単体で動作する場合
を説明する。

タイムベースクロックとしては内部の基準タロツクを選
択し、このタロツクを各スレーブ機にも送出する。Ａ／
Ｄ変換器２のサンプルクロックとしては内部の基準クロ
ックまたはこれを分周したものを用いる。そして、ＡＥ
Ｎ信号がイネーブルになった後ＡＳ、Ｔ信号を送出し、
同時に測定も開始する。また、Ｔ　Ｅ　Ｎ　１８号がイ
ネーブルになった７＆ＴＲＧＥＮ信号をイネーブルにし
、トリ力制御回路５を動作状態にしてそれ以降に入力さ
れる個別トリガ信号を受は付け、受は付けた個別トリガ
信号を同期トリガ信号として各スレーブ機に出力する。

次に、スレーブ機として動作する場合を説明する。

タイムベースクロックとしてはマスター機から入力され
るものを用い、このタロツクをｆ＆続のスレーブ機にも
送出する。Ａ／Ｄ変換器２のサンプルクロックとしては
このタロツクまたはこれを分周したものを用いる。測定
動作はマスター機から入力されるＡＳＴ信号を受は付け
た後開始する。

なお、受は付けたＡＳＴ信号は後続のスレーブ機にも送
出する。トリガ信号としてはマスター機から入力される
同期トリガ信号を受は付け、受は付けた同期トリガ信号
は後続のスレーブ機にも送出する。

このような構成によれば、第２図のような並列接続によ
る並列動作時において、各Ａ／Ｄ変換装置には共通の基
準クロックが供給されて各Ａ／Ｄ変換装置で個別に分周
されることから個別のサンプルレートでＡ／Ｄ変換を行
うことができる。トリガはすべての装置がトリガ待受は
状態になるまで無効であるとともにトリガ機能はマスタ
ー機のみ有効であり、各スレーブ機のトリガタイミング
はマスター機のトリガタイミングと一致することになる
。また、各Ａ／Ｄ変換装置における測定動作はすべての
装置が測定可能になった状態で同時に開始するが測定動
作の終了タイミングはそれぞれ独立に設定でき、データ
メモリ３のデータ長を任意に設定できることから自由度
の高い測定が可能になる。

第３図は第１図の一実施例を示す構成説明図、第４図は
第３図の装置を並列接続した場合の説明図であり、第１
図および第２図と同一部分には同一符号を付けている。

これら図において、Ｃ１，、ＫＩＮは前段装置のサンプ
ルクロック発生回路１から後続装置のサンプルクロック
発生回路１に入力される外部基準クロックであり、ＣＬ
ＫＯＵＴは前段装置のサンプルクロック発生回路１から
後続装置のサンプルクロック発生口８＠１に出力される
外部基準クロックである。ＡＥＮＳ−は前段装置のデー
タメモリ制御回路４から後続装置のデータメモリ制御回
路４に出力される測定可能状態を示す信号であり、トラ
ンジスタＴｒｌのベースに加えられている。ＡＥＮＲは
前段の各装置のデータメモリ制御回路４から後続装置の
データメモリ制御回路４に入力される測定可能状態を示
す信号であり、トランジスタＴｒｉのコレクタに加えら
れている。ＡＥＮＩ　、ＡＥＮＯは並列接続されたすべ
てのＡ／Ｄ変換装置の測定可能状態を表わす信号であっ
て、これらＡＰ、Ｎ　Ｉ　、ＡＥＮＯの信号線はトラン
ジスタＴ　ｒ　１のコレクタに接続されていてＡＥＮＲ
信号と同電位であり、すべての装置のＡＥＮＳ−信号が
イネーブルになった状態で初めてイネーブルになる。な
お、トランジスタＴｒｉのコレクタはプルアップされ、
エミッタは共通電位点に接続されている。ＡＳＴＳは前
段装置のデータメモリ制御回路４から後続装置のデータ
メモリ制御回路４に出力される測定開始信号であり、セ
レクタ８の一方の入力端子に加えられている。

ＡＳＴＩは前段の各装置のデータメモリ制御回路４から
後続装置のデータメモリ制御回路４に入力される測定開
始信号であり、セレクタ８の他方の入力端子に加えられ
ている。ＡＳＴＲは各装置のデータメモリ制御回路４に
セレクタ８を介して入力される測定開始信号であり、マ
スター機として動作する場合にはＡＳＴＳ信号が入力さ
れ、スレーブ機として動作する場合にはＡＳ１’ｌ信号
が入力される。ＡＳ１’Ｏは前段装置から後続装置に出
力される測定開始信号であり、セレクタ８を介してＡＳ
ＴＲ信号と同一の信号が出力される。ＴＥＭＳ−は前段
装置のデータメモリ制御口ｆ！１１４から後続装置のデ
ータメモリ制御回路Ｚ１に出力されるトリガ待受は状態
を示す信号であり、トランジスタ１゛ｒ２のベースに加
えられている。ｉ’ＥＮＲは前段装置のデータメモリ制
御回路４から後続装置のデータメモリ制御回路４に入力
されるトリガ待受は状態を示す信号であり、トランジス
タＴｒ２のコレクタに加えられている。　Ｔ’ＥＮ　Ｉ
　、　ＴＥＮｏは並列接続されたすべてのＡ／Ｄ変換装
置のトリガ待受は状態を表わす信号であって、これらＴ
ＥＮＩ　、ＴＥＮＯの信号線はトランジスタ１゛ｒ２の
コレクタに接続されていてＴＢＮＲ信号と同電位であり
、すべての装置のＴＥＮＳ−信号がイネーブルになった
状態で初めてイネーブルになる。

なお、トランジスタ１゛ｒ２のコレクタはプルアップさ
れ、エミッタは共通電位点に接続されている。

ＭＳＩＤＩは前段装置から後続装置に入力される設定動
作モード識別信号であり、マスター機として動作するよ
うに設定されている場合にはＨレベルになり、スレーブ
機として動作するように設定されている場合にはＬレベ
ルになる。ＭＳＩＤＯは前段装置から後続装置に出力さ
れる設定動作モード識別信号であり、信号線の端部は共
通電位点に接続されている。ＴＲＧＥＮは各装置内でデ
ータメモリ制御回路４からトリガ制御回路５に対して出
力されるトリガ受付可能状態を示す信号、ＴＲＩＧはト
リガ制御回路５からデータメモリ制御口ＦＩ＠４に入力
されるトリガ信号である。　ＴＲＧ　Ｉは前段装置のト
リ力制御回路５から後続装置のトリガ制御回路５に入力
される同期トリガ信号であり、ＴＲＧＯは前段装置のト
リガ制御回路５から後続装置のトリガ制御回路５に出力
される同期トリガ信号である。

第５図は、第２図のサンプルクロック発生回路１の具体
例を示す構成説明図である。９は内部基準クロックＩＮ
ＴＣＬＫを出力する内部基準クロック発生回路、１０は
内部基準クロックＩ　ＮＴＣＬＫ、外部クロックＥＸＴ
ＣＬＫおよび外部基準クロックＣＬＫＩＮを選択するス
イッチ、１１はスイッチ１０で選択されたクロックを所
望の値に分周して内部の各部に出力する分周器である。

なお、スイッチ１０の出力信号は後続の装置に外部基準
クロックＣＬ　Ｋ　ＯＵ　Ｔとして出力される。

第６図は、第２図のトリガ制御回路５の具体例を示す構
成説明図である。１２は個別トリガ信号と同期トリガ信
号ＴＲＧＩを選択するスイッチ、１３はスイッチ１２か
ら選択出力されるトリガ信号に対してトリガ時点でのア
ナログ入力信号（トリガポイントデータ）がＡ／Ｄ変換
器２でデジタル信号に変換されて出力されるまでの時間
差の補正を施した後トリガ信号Ｔ”ＲＩＧとしてデータ
メモリ制御回路４に出力するタイミング制御回路である
。なお、スイッチ１２の出力信号は後続の装置に同期ト
リガ信号’ｆ’　ＲＧ　Ｏとして出力される。

第４図のように接続された装置の動作を説明する。

まず、マスター機の動作を説明する。

タイムベースクロックとしては内部の基準クロックＩＮ
ＴＣＬＫを選択し、このクロックを各スレーブ機にも外
部基準クロックＣＬＫＯＬＪＴとして送出する。Ａ／Ｄ
変換器２のサンプルクロックＣＬ　Ｋとしては内部の基
準クロックＩＮＴＣＬＫまたはこれを分周器１１で分周
したクロックＣＬＫを用いる。測定開始信号ＡＳＴＲと
してはＡＳＴＳを選択し、この測定開始信号ＡＳＴＳを
ＡｓＴＯとしてＮｏ、２のスレーブ機に出力する。トリ
ガ制御回路５はいずれかのトリガ信号を選択して内部の
データメモリ制御回ＦＲ１４にトリガ信号ＴＲＩＧとし
て出力するとともに同期トリガ信号ＴＲＧＯとしてＮＯ
１２のスレーブ機に出力する。

次に、スレーブ機の動作を説明する。

タイムベースクロックとしてはマスター機から入力され
る外部基準クロックＣＬＫＩＮを用い、このクロックを
後続のスレーブ機にも外部基準クロックＣＬ　Ｋ　ＯＵ
　Ｔとして送出する。測定開始信号ＡＳＴＲとしてはマ
スター機から入力されるＡＳ’ｌ’ｌを選択し、この測
定開始信号ＡＳＴＩを後続のスレーブ機にもＡ　Ｓ　’
１’　Ｏとして送出する。トリガ制御回路５はトリガ信
号としてマスター機から入力される同期トリガ信号ＴＲ
Ｇ　Ｉを選択し、これを同期トリガ信号Ｔ’　ＲＧ　Ｏ
として後続のスレーブ機にも送出する。

このような構成によれば、各Ａ／Ｄ変換装置には共通の
基準クロックが供給されて各Ａ／Ｄ変換装置で個別に分
周されることから個別のサンプルレートでＡ／Ｄ変換を
行うことができる。例えば基準クロックの周波数を１０
ＭＨｚとすると、マスター機は１／１０分周してｌ　Ｍ
　Ｓ　Ｐ　Ｓとし、あるスレーブ機は１／１００分周し
て１００ＫｓｐＳとし、他のスレーブ機は１／２分周し
て５Ｍ５ｐｓ・・・という動作が可能である。

また、トリガ点の前後のデータ長も各装置毎に任意に設
定できる。具体的には、各装置の信号］゛ＥＮＳ“を測
定開始からトリガ点よりも前に所定数のデータ長分のデ
ジタルデータがデータメモリ３に格納された時点でイネ
ーブルにする。これにより、すべての装置のＴＥＮＳ−
信号がイネーブルになった後、すなわちすべての装置の
トリガ点以前のデータ格納が終了した以降のトリガのみ
を有効とするようになり、各装置毎にトリガ点以前のデ
ータ長を任意に設定できる。トリガ点以降のデータ長は
前述のように各装置毎に任意に設定できるものであり、
トリガ点の前後のデータ長を各装置毎に任意に設定する
ことができる。

第７図は、前述の並列動作の流れを示すフローチャート
である。

まず、各装置はＭＳＩＤ！信号のレベル状態を読み取り
、Ｈレベルの場合にはマスター機とじての設定を行い、
Ｉ、レベルの場合にはスレーブ機としての設定を行う。

各装置は、測定開始前の設定動作が完了するとＡＥＮＳ
−信号を出力する。すべての装置からＡＥＮＳ−信号が
出力された時点でＡＥＮＲ信号は一斉にイ木−ブルにな
り、この時点で初めて測定可能状態になる。

その後、マスター機が測定開始信号Ａ　Ｓ　’ｒ’　Ｓ
を出力して測定を開始する。マスター機から出力される
測定開始信号Ａ　Ｓ　Ｔ’　Ｓはスレーブ機に対しては
Ａ　Ｓ　’Ｉ’　Ｏ信号になり、スレーブ機はこの信号
に従って測定を開始する。

測定開始後において、トリ力点前の必要数のデータ格納
などのトリガ受付のための設定が完了すると、各装置は
ＴＥＮＳ−信号を出力する。すべての装置から’ｒ　Ｅ
　Ｎ　Ｓ−信号が出力された時点で’Ｔ’　Ｅ　Ｎ　Ｒ
信号は一斉にイネーブルになり、この時点ですべての装
置はトリガ待受は状態になる。′■゛Ｆ、　Ｎ　Ｒ信号
がイネーブルになる以前はいずれの装置もトリガ受付不
可の状態である。

この後、マスター機に個別トリガ信号が入力されると、
マスター機からすべてのスレーブ機に対して同期トリガ
信号’Ｔ’　ＲＧ　Ｏが出力される。スレーブ機はこの
同期トリガ信号ＴＲＧＯがＴＲＧ　Ｉとして入力された
時点でトリガ信号ＴＲＩＧを出力し、すべての装置にト
リガがかかることになる。

このトリガ信号Ｔ’ＲＩＧにより、各装置のトリガデー
タを格納したアドレスが保存される。

トリガ信号入力後、各装置はそれぞれ独立に設定したデ
ータ長分のデータの書込みを行う、所定データ長のデー
タ書込みが終了すると、各装置は独立して測定を終了す
る。

第８図は第３図の要部の接続図であり、第９図は第８図
の動作を説明するためのタイミングチャートである。

ＡＥＮＩ信号線とＡＥＮＯ信号線はＡＥＮＲ信号線とと
もにトランジスタＴｒのコレクタに接続されて同電位で
ある。各装置ともＡＥＮＳ″信号はＬレベルでイネーブ
ルであり、初期状態はＨレベルである。各装置はそれぞ
れ独立にＡＥＮＳ　−信号を出力するが、どれか１台で
もＡＥＮＳ−信号がＨレベルになるとＡＥＮＲ信号はす
べての装置にわたってＬレベルになる。すべての装置の
ＡＥＮｓｉ号がＬレベルになった時点で各装置のトラン
ジスタＴｒがオフになり、ＡＥＮＲ信号はＨレベルにな
ってイネーブルになる。このように、最も遅いＡＥＭＳ
−信号（第９図ではＮｏ、にのＡＥＮＳ−信号）が入力
されるまですべての装置は測定可能状態にはならない。

なお、ＴＥＮＲ信号についてもＡＥＮＲ信号と同様に動
作することになる。

また、上記の実施例ではマスター機から基準クロックを
供給する例を説明したが、すべての装置に同一の外部ク
ロックを供給してすべての装置で外部クロックを選択す
ることにより同様の並列動作が可能である。

〈発明の効果〉 以上説明したように、本発明によれば、各装置毎に独立
したサンプルクロックの周期で測定できることから、時
間分解能の高い測定と比較的長時間の測定とを同時に平
行して行うことができる。

また、測定はすべての装置が測定可能状態になってから
同時に開始するように構成されていることから、外部か
らすべての装置に測定開始命令を与える工夫は不要にな
る。

また、すべての装置のトリガ待受けのための設定が完了
するまでトリガは受は付けられないことから、トリガ点
前のデータ長を各装置毎に任意に設定することができる
。

また、各データメモリのデータ長を各装置毎に独立して
任意に設定できることから、短期間の測定と長期間の測
定を平行して行える。

また、トリガ点の前後のデータ長を各装置毎に任意に設
定できることから、例えば２台のＡ／Ｄ変換装置に同一
のアナログ入力信号を入力して一方の装置ではトリガ点
以前のデータを格納して他方の装置にはトリガ点以降の
データを格納することにより、測定時のデータ長を２倍
に拡大した測定が行える。

このように、自由度の高い種々の測定が可能なＡ／Ｄ変
換装置が実現でき、実用上の効果は大きい。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は第１図の装置の
並列接続図、第３図は本発明の一実施例を示す構成説明
図、第４図は第３図の装置の並列接続図、第５図は本発
明におけるサンプルクロック発生回路の具体例を示す構
成説明図、第６図は本発明におけるトリガ制御回路の具
体例を示す構成説明図、第７図は第４図の動作の流れを
示すフローチャート、第８図は第３図の要部接続図、第
９図は第８図の動作を説明するためのタイミングチャー
トである。 １・・・サンプルクロック発生回路、２・・・Ａ／Ｄ変
換器、３・・・データメモリ、４・・・データメモリ制
御回路、５・・・トリガ制御回路、６・・・演算制御部
（ＣＰＵ）、７・・・バス。 第 Ｓ 図 ＬＫ 第 図

Claims (1)

1. 【特許請求の範囲】 内部の基準クロック、外部から加えられる外部クロック
   および外部基準クロックを選択的に外部基準クロックと
   して外部に出力するとともに分周器を介して内部各部に
   出力するサンプルクロック制御回路と、 このサンプルクロック制御回路の分周器から加えられる
   クロックに従つてアナログ入力信号をデジタル信号に変
   換するＡ／Ｄ変換器と、 このＡ／Ｄ変換器の出力データを格納するデータメモリ
   と、 外部装置との間で複数の測定制御信号の授受を行い、こ
   れら複数の測定制御信号に従って前記データメモリのデ
   ータ格納動作を制御するデータメモリ制御回路と、 外部から加えられる個別トリガ信号および同期トリガ信
   号を選択的に同期トリガ信号として外部に出力するとと
   もに前記サンプルクロック制御回路の分周器から加えら
   れるクロックに同期させるタイミング制御回路を介して
   従って前記データメモリ制御回路に出力するトリガ制御
   回路と、これら各部を統轄制御する演算制御部、 を設けたことを特徴とするＡ／Ｄ変換装置。