JPS5963578A - 多チヤンネル電圧発生装置 - Google Patents
多チヤンネル電圧発生装置Info
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- JPS5963578A JPS5963578A JP57175098A JP17509882A JPS5963578A JP S5963578 A JPS5963578 A JP S5963578A JP 57175098 A JP57175098 A JP 57175098A JP 17509882 A JP17509882 A JP 17509882A JP S5963578 A JPS5963578 A JP S5963578A
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- Japan
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2836—Fault-finding or characterising
- G01R31/2839—Fault-finding or characterising using signal generators, power supplies or circuit analysers
- G01R31/2841—Signal generators
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は例えばＩＣテスタに用いられる多チヤンネル
電圧発生装置に関し、特に回路構成を簡素化し、安価に
作ることかできるようにしたものである。
電圧発生装置に関し、特に回路構成を簡素化し、安価に
作ることかできるようにしたものである。
〈発明の背景〉
例えばＩＣテスタでは試験しようとするＩＣの電源電圧
、或は応答出力がＨ論理かＬ論理であるかを判定する論
理比較器の比較電圧、被試験ＩＣの各端子に与えるパタ
ーン信号の位相ずれを修正するために設けた可変遅延回
路の制御電圧等の各種のアナログ電圧を必要とする。こ
れらの各アナログ電圧は被試験ＩＣの規格により予め決
められ試験中は一定値に固定されるものと、試験の進行
に伴なって遂次変化させるものとがある。
、或は応答出力がＨ論理かＬ論理であるかを判定する論
理比較器の比較電圧、被試験ＩＣの各端子に与えるパタ
ーン信号の位相ずれを修正するために設けた可変遅延回
路の制御電圧等の各種のアナログ電圧を必要とする。こ
れらの各アナログ電圧は被試験ＩＣの規格により予め決
められ試験中は一定値に固定されるものと、試験の進行
に伴なって遂次変化させるものとがある。
何れにしてもＬＳＩのように大規模のＩＣでは端子の数
が多いことと、そのアナログ電圧を変化させなければな
らないことのために手動て設定することは到底無理であ
る。
が多いことと、そのアナログ電圧を変化させなければな
らないことのために手動て設定することは到底無理であ
る。
〈従来の説明〉
このため従来は第１図に示すようにＲＡＭのようなメモ
リ１０１から被試験ＩＣの各端子で必要とするアナログ
電圧を規定するデータを読出し、このデータをレジスタ
１０２ａ〜１０２ｎにそれぞれストアし、各レジスタ１
０２ａ〜１０２ｎにストアしたデータをＤ−Ａ変換器１
０３ａ〜１０３ｎにおいてＩ）−Ａ変換し、そのＤ−Ａ
変換出力をマルチプレクサ１０４に与える。マルチプレ
クサ１０４では被試験ＩＣ（特に図示しない）の各端子
毎に設けられた電圧設定回路１０５ａ〜１０５ｎに必要
なアナログ管圧を選択して供給するように構成される。
リ１０１から被試験ＩＣの各端子で必要とするアナログ
電圧を規定するデータを読出し、このデータをレジスタ
１０２ａ〜１０２ｎにそれぞれストアし、各レジスタ１
０２ａ〜１０２ｎにストアしたデータをＤ−Ａ変換器１
０３ａ〜１０３ｎにおいてＩ）−Ａ変換し、そのＤ−Ａ
変換出力をマルチプレクサ１０４に与える。マルチプレ
クサ１０４では被試験ＩＣ（特に図示しない）の各端子
毎に設けられた電圧設定回路１０５ａ〜１０５ｎに必要
なアナログ管圧を選択して供給するように構成される。
１０６はマルチプレクサ１０４の選択切換状態を保持す
るレジスタである。
るレジスタである。
〈従来の欠点〉
従来はこのように被試験ＩＣの各端子の系統毎、つまり
各チャンネルで必要なアナログ電圧をそれぞれＤ−Ａ変
換器１０３ａ−１０３ｎによってＩ）−Ａ変換して得る
構造であるため、Ｉ）−Ａ変換器１０３ａ〜１０３ｎの
数が多くなる欠点がある。
各チャンネルで必要なアナログ電圧をそれぞれＤ−Ａ変
換器１０３ａ−１０３ｎによってＩ）−Ａ変換して得る
構造であるため、Ｉ）−Ａ変換器１０３ａ〜１０３ｎの
数が多くなる欠点がある。
因みに被試験ＩＣの各端子毎に４つの設定背圧を必要と
するならばレジスタＩｔ）、２ａ〜１０２ｎ及びＤ−Ａ
変換器１０３ａ〜１０３ｎの数は端子数の４倍の数とな
る。従ってアナログ電圧発生回路の規模が大となりコス
ト高となる欠点がある。
するならばレジスタＩｔ）、２ａ〜１０２ｎ及びＤ−Ａ
変換器１０３ａ〜１０３ｎの数は端子数の４倍の数とな
る。従ってアナログ電圧発生回路の規模が大となりコス
ト高となる欠点がある。
〈発明の目的〉
この発明はレジスタ及びＤ−Ａ変換器の数を少な（し、
安価に作ることができる多チヤンネル電圧発生装置を提
供しようとするものである。
安価に作ることができる多チヤンネル電圧発生装置を提
供しようとするものである。
〈発明の概要〉
この発明では一つのＤ−Ａ変換器の出力側に複数のサン
プルホールド回路を設け、Ｄ−Ａ変換器から時分割的に
各チャンネルのアナログ電圧を発生させ、その時分割的
に出力されるアナログ電圧を各別にサンプルホールドす
ることにより各チャンネルで必要とするアナログ電、圧
を得るように構成したものである。
プルホールド回路を設け、Ｄ−Ａ変換器から時分割的に
各チャンネルのアナログ電圧を発生させ、その時分割的
に出力されるアナログ電圧を各別にサンプルホールドす
ることにより各チャンネルで必要とするアナログ電、圧
を得るように構成したものである。
従ってこの発明によればチャン不４ル数と比較してレジ
スタ及びＤ−Ａ変換器の数を少なくてきコストタウンが
達せられる。
スタ及びＤ−Ａ変換器の数を少なくてきコストタウンが
達せられる。
〈発明の実施例〉
第２図にこの発明の一実施例を示す。第２図において第
１図と対応する部分には同一符号を付して示す。即ち１
０１は各チャンネルで必要なアナログ電圧値をディジタ
ル符号として記憶したメモリである。このメモリ１０１
はＲＡＭを用し入ることができる。メモリ１０１のアド
レス端子１０１ａにはリフレッシュカウンタ２００が接
続され、このリフレッシュカウンタ２′１０からアドレ
ス信号が勾えられて各チャンネルのデータが時分割的に
読出される。
１図と対応する部分には同一符号を付して示す。即ち１
０１は各チャンネルで必要なアナログ電圧値をディジタ
ル符号として記憶したメモリである。このメモリ１０１
はＲＡＭを用し入ることができる。メモリ１０１のアド
レス端子１０１ａにはリフレッシュカウンタ２００が接
続され、このリフレッシュカウンタ２′１０からアドレ
ス信号が勾えられて各チャンネルのデータが時分割的に
読出される。
メモリ１０１から読出されたデータはレジスタ１０２ａ
、１０２ｂ、１０２ｃに順次取込まれる。この例では３
個のレジスタ１０２ａ〜１０２Ｃを設けたＷ９合を示す
がその数は特に３イ固に限られるものではない。２０１
はストローブ発生器を示す。このストローブ発生器２０
１の出力により各レジスタ１０２ａ〜１０２Ｃはメモリ
１０１から読出されるデータを時分割して取込み、各チ
ャンネル別のデータとして振り分ける。各レジスタ１０
２ａ〜ＩＸ ０２Ｃに取込まれたデータはそれぞれＤ
−Ａ変換器１０３ａ、１０３ｂ、１０３ｃに供給し、こ
れら各り−Ａ変換器１０３ａ、１０３ｂ、１０３ｃによ
り各レジスタ１０２ａ〜１０２Ｃに取込んだディジタル
データを］）−Ａ変換してアナログ電圧を圧力する。
、１０２ｂ、１０２ｃに順次取込まれる。この例では３
個のレジスタ１０２ａ〜１０２Ｃを設けたＷ９合を示す
がその数は特に３イ固に限られるものではない。２０１
はストローブ発生器を示す。このストローブ発生器２０
１の出力により各レジスタ１０２ａ〜１０２Ｃはメモリ
１０１から読出されるデータを時分割して取込み、各チ
ャンネル別のデータとして振り分ける。各レジスタ１０
２ａ〜ＩＸ ０２Ｃに取込まれたデータはそれぞれＤ
−Ａ変換器１０３ａ、１０３ｂ、１０３ｃに供給し、こ
れら各り−Ａ変換器１０３ａ、１０３ｂ、１０３ｃによ
り各レジスタ１０２ａ〜１０２Ｃに取込んだディジタル
データを］）−Ａ変換してアナログ電圧を圧力する。
この発明においては、Ｄ−Ａ変換器１０３ａ、１０３ｂ
、１０３ｃの各出力側にこの例では３個を一つの群とす
る複数のサンプルホールド回路２０２ａ、２０２ｂ・・
・・２０２１を接続する。つまりサンプルホールド回路
２０２ａ〜２０２Ｃが一つの群を構成ルてＤ−Ａ変換器
１０３ａに接続される。またサンプルホールド回路２０
２ｄ〜２０２ｆはＤ−Ａ変換器１０３ｂに接続され、サ
ンプルホールド回路２０２ｇ〜２０２１はＤ −’Ａ変
換器１０３Ｃに接続される。
、１０３ｃの各出力側にこの例では３個を一つの群とす
る複数のサンプルホールド回路２０２ａ、２０２ｂ・・
・・２０２１を接続する。つまりサンプルホールド回路
２０２ａ〜２０２Ｃが一つの群を構成ルてＤ−Ａ変換器
１０３ａに接続される。またサンプルホールド回路２０
２ｄ〜２０２ｆはＤ−Ａ変換器１０３ｂに接続され、サ
ンプルホールド回路２０２ｇ〜２０２１はＤ −’Ａ変
換器１０３Ｃに接続される。
２０３はサンプルホールド制御回路を示す。この倒では
このサンプルホールド制御回路２０３＋こよりサンプル
ホールド回路の各群の対応するサンプルホールド回路を
共通に制御するようζこ構成した場合を示す。つ才りサ
ンプルホールド回路２０２ａ′、２０２ｄ、２０２ｇを
第１ｔンプルホールト信号線２０４ａに接続し、２０２
ｂ、２０２ｅ、２０２ｈを第２サンプルホールド信号線
２０４ｂに接続し、２０２ｃ、２０２ｆ 、２０２ｉ
を第３サンプルホールド信号線２０４Ｃに接続する。
このサンプルホールド制御回路２０３＋こよりサンプル
ホールド回路の各群の対応するサンプルホールド回路を
共通に制御するようζこ構成した場合を示す。つ才りサ
ンプルホールド回路２０２ａ′、２０２ｄ、２０２ｇを
第１ｔンプルホールト信号線２０４ａに接続し、２０２
ｂ、２０２ｅ、２０２ｈを第２サンプルホールド信号線
２０４ｂに接続し、２０２ｃ、２０２ｆ 、２０２ｉ
を第３サンプルホールド信号線２０４Ｃに接続する。
このようにサンプルホールド回路（２０２ａ，２０２ｄ
，２０２ｇ）、（２０２ｂ，２０２ｅ，２０２ｈ）。
，２０２ｇ）、（２０２ｂ，２０２ｅ，２０２ｈ）。
（２０２ｃ、 ２０２ｆ 、２０２ｉ ）に鵠１．
第２． 第３サンプルホールド信号線２０４ａ、２０
４ｂ、２０４ｃを通してサンプル相合信号を与えてＤ−
Ａ変換器１０３ａ、１０３ｂ、１０３ｃの出力をＤ−Ａ
変換することにより出力乾１子２０５ａ、２０５ｂ・・
・・・２０５１からそれぞれ各端子の電圧設定口ｖ１０
５ａ〜１０５１て必要とする値を持つ電圧信号を？ｊす
ることができる。
第２． 第３サンプルホールド信号線２０４ａ、２０
４ｂ、２０４ｃを通してサンプル相合信号を与えてＤ−
Ａ変換器１０３ａ、１０３ｂ、１０３ｃの出力をＤ−Ａ
変換することにより出力乾１子２０５ａ、２０５ｂ・・
・・・２０５１からそれぞれ各端子の電圧設定口ｖ１０
５ａ〜１０５１て必要とする値を持つ電圧信号を？ｊす
ることができる。
〈発明の動作〉
第２図に示した回路の動作を第３図に示すタイミングチ
ャートを用いて説明する。
ャートを用いて説明する。
第３図Ａに示すＣＨ＋、ＣＨ２，ＣＨ３・・・ＣＨ９は
それぞれメモリ１０１から読出されるディジタルデータ
を示す。これらデータＣＨＩ〜ＣＨ９はそれぞれ出力端
子２０５ａ〜２０５１から出力すべきアナログ電圧値に
対応するディジタル符号である。
それぞれメモリ１０１から読出されるディジタルデータ
を示す。これらデータＣＨＩ〜ＣＨ９はそれぞれ出力端
子２０５ａ〜２０５１から出力すべきアナログ電圧値に
対応するディジタル符号である。
この例では第１読出サイクルにおいて出力端子２０５ａ
、２０５ｄ、２０５ｇから出力すべきデータＣＨ＋ 、
ＣＨ４、Ｃｌ−ｌ７を順次メモリ１０１から読出し
、このデータＣＨ＋ 、 ＣＨ４、ＣＨ７をストローブ
信号３０１ａ、３０１ｂ、３０１ｃによりレジスタ１０
２ａ 、 １０２ｂ 、 １０２ｃに取込む。従ってレ
ジスタ１０２ａ、１０２ｂ、１０２ｃには第３図Ｅ、
Ｆ。
、２０５ｄ、２０５ｇから出力すべきデータＣＨ＋ 、
ＣＨ４、Ｃｌ−ｌ７を順次メモリ１０１から読出し
、このデータＣＨ＋ 、 ＣＨ４、ＣＨ７をストローブ
信号３０１ａ、３０１ｂ、３０１ｃによりレジスタ１０
２ａ 、 １０２ｂ 、 １０２ｃに取込む。従ってレ
ジスタ１０２ａ、１０２ｂ、１０２ｃには第３図Ｅ、
Ｆ。
Ｇに示すようにデータＣＨＩ、ＣＨ４，ＣＨ７が取込ま
れ、このデータＣＨ＋ ＋ ＣＨ４＋ ＣＨ７をＤ−
Ａ変換器１０３ａ 、１０３ｂ、１０３ｃによりＤ−Ａ
変換する。
れ、このデータＣＨ＋ ＋ ＣＨ４＋ ＣＨ７をＤ−
Ａ変換器１０３ａ 、１０３ｂ、１０３ｃによりＤ−Ａ
変換する。
レジスタ１０２ＣにデータＣＩ−Ｔ ７が取込まれた後
に第１サンプルホールド信号線２０４ａｉこ第１サンプ
ルホールド信号３０２ａが出力される。この第１サンプ
ルホールド信号３０２ａによりサンプルホールド回路２
０２ａ、２０２ｄ、２０２ｇ １ｔＤ−Ａ変換器１０３
ａ、１０３ｂ、１０３ｃから出力されているアナログ電
圧ＡＣＨＩ、ＡＣＨ４，ＡＣＨ７をサンフルホールトシ
、出力端子２０５ａ、２０５ｄ、２０５ｇからアナログ
電圧ＡＣＨ＋、ＡＣＨ４，ＡＣＨ７を出ブｊし、被試験
ＩＣの各端子の電圧設定回路１０５ａ〜１０５１にその
アナログ電圧ＡＣ，Ｈ１，ＡＣＨ４。
に第１サンプルホールド信号線２０４ａｉこ第１サンプ
ルホールド信号３０２ａが出力される。この第１サンプ
ルホールド信号３０２ａによりサンプルホールド回路２
０２ａ、２０２ｄ、２０２ｇ １ｔＤ−Ａ変換器１０３
ａ、１０３ｂ、１０３ｃから出力されているアナログ電
圧ＡＣＨＩ、ＡＣＨ４，ＡＣＨ７をサンフルホールトシ
、出力端子２０５ａ、２０５ｄ、２０５ｇからアナログ
電圧ＡＣＨ＋、ＡＣＨ４，ＡＣＨ７を出ブｊし、被試験
ＩＣの各端子の電圧設定回路１０５ａ〜１０５１にその
アナログ電圧ＡＣ，Ｈ１，ＡＣＨ４。
Ａ ＣＨ７を与える。
サンプルホールド回路２０２ａ、２０２ｄ、２０２ｇに
おけるサンプルホールド動作が終了すると、次にメモリ
１０１からデータＣＨ２、ＣＨ５、ＣＨｓが読出される
。このデータＣＨ２、ＣＨｓ 、 ＣＨｓ はストロー
ブ信号３０１ａ、３Ｑ１ｂ、３０１ｃ によりレジスタ
１０２ａ、１０２ｂ、１０２ｃに取込まれる。
おけるサンプルホールド動作が終了すると、次にメモリ
１０１からデータＣＨ２、ＣＨ５、ＣＨｓが読出される
。このデータＣＨ２、ＣＨｓ 、 ＣＨｓ はストロー
ブ信号３０１ａ、３Ｑ１ｂ、３０１ｃ によりレジスタ
１０２ａ、１０２ｂ、１０２ｃに取込まれる。
従ってレジスタ１Ｏ−２ａ、１０２ｂ、１０２ｃの内容
はＣＨ２１ＣＨｓ ＋ ＣＨＢの値に変更され、そのデ
ータＣＨ２、ＣＨｓ 、 ＣＨｓがＤ＝Ａ変換器１０３
ａ、 １０３ｂ、１０３ｃによりＤ−Ａ変換されてアナ
ログ電圧ＡＣＨ２，ＡＣＨｓνＡＣＨｓに変換される。
はＣＨ２１ＣＨｓ ＋ ＣＨＢの値に変更され、そのデ
ータＣＨ２、ＣＨｓ 、 ＣＨｓがＤ＝Ａ変換器１０３
ａ、 １０３ｂ、１０３ｃによりＤ−Ａ変換されてアナ
ログ電圧ＡＣＨ２，ＡＣＨｓνＡＣＨｓに変換される。
Ｄ−Ａ変換器１０３ａ、 １０３ｂ、 １０３ｃ から
アナログ電圧ＡＣＨ２，ＡＣＨｓ、ＡＣＨｓが出方され
ている状態において今度は第２サンプルホールド信号線
２０４ ｂに第２サンプルホーノにド信号３０２ｂが出
力される。この第２サンプルホールド信号３０２ｂによ
りサンプルホールド回路２０２ｂ、２０２ｃ、２０２ｈ
はＴｔｏグ電圧ＡＣＨ２，ｌ ’ＡＣＨｓ 、ＡＣＨａ
をサンプルホールドし、出力端子２０５ｂ、２０５ｅ。
アナログ電圧ＡＣＨ２，ＡＣＨｓ、ＡＣＨｓが出方され
ている状態において今度は第２サンプルホールド信号線
２０４ ｂに第２サンプルホーノにド信号３０２ｂが出
力される。この第２サンプルホールド信号３０２ｂによ
りサンプルホールド回路２０２ｂ、２０２ｃ、２０２ｈ
はＴｔｏグ電圧ＡＣＨ２，ｌ ’ＡＣＨｓ 、ＡＣＨａ
をサンプルホールドし、出力端子２０５ｂ、２０５ｅ。
２０５ｈからそのアナログ電圧ＡＣＨ２、ＡＣＨ４，Ａ
ＣＨＢを出力する。
ＣＨＢを出力する。
次の続出サイクルではメモリ１０１からはデータＣＨａ
、 ＣＨ６＊ ＣＨ９が読出され、このデータＣＨ３
＋ ＣＨ６＋ ＣＨ９がレジスタ１０２ａ 、１０２ｂ
、１０２ｃに取込まれてＤ−Ａ変換され、第３サンプル
ホーールド信号３０２ｃによりそのＩ）−Ａ変換出力Ａ
ＣＨａ。
、 ＣＨ６＊ ＣＨ９が読出され、このデータＣＨ３
＋ ＣＨ６＋ ＣＨ９がレジスタ１０２ａ 、１０２ｂ
、１０２ｃに取込まれてＤ−Ａ変換され、第３サンプル
ホーールド信号３０２ｃによりそのＩ）−Ａ変換出力Ａ
ＣＨａ。
ＡＣＨ６、ＡＣＨ９をサンプルホールド回路２０２ Ｃ
。
。
２０２ｆ、２０２ｉにサンプルホールドし、出力端子２
０５ｃ、２０５ｆ、２０５ｉにアナログ電圧ＡＣＨ３、
ＡＣＨ６、ＡＣＨ９を出力する。
０５ｃ、２０５ｆ、２０５ｉにアナログ電圧ＡＣＨ３、
ＡＣＨ６、ＡＣＨ９を出力する。
以上の動作を１サイクルとして、これを繰返し、各出力
端子２０５ａ〜２０５１に所望の値を持つアナログ電圧
ＡＣＨ＋〜ＡＣＨ９を出力する。
端子２０５ａ〜２０５１に所望の値を持つアナログ電圧
ＡＣＨ＋〜ＡＣＨ９を出力する。
〈発明の効果〉
上記したようにこの発明によれば出力端子の数と比較し
てレジスタとＤ−Ａ変換器の数を少なくすることができ
る。上記した例では各Ｄ−Ａ変換器１０３ａ〜１０３Ｃ
の出力側に３つのサンプルホールド回路を接続したから
Ｄ−Ａ変換器の数に対し出力端子の数は３倍となるが、
一つのＤ−Ａ変換器に接続するサンプルホールド回路の
数を多く採ることによりＤ−Ａ変換器の数と出力端子の
数の比率を高くすることができ、多チャンネル電圧発生
装置を安価に作ることができる。
てレジスタとＤ−Ａ変換器の数を少なくすることができ
る。上記した例では各Ｄ−Ａ変換器１０３ａ〜１０３Ｃ
の出力側に３つのサンプルホールド回路を接続したから
Ｄ−Ａ変換器の数に対し出力端子の数は３倍となるが、
一つのＤ−Ａ変換器に接続するサンプルホールド回路の
数を多く採ることによりＤ−Ａ変換器の数と出力端子の
数の比率を高くすることができ、多チャンネル電圧発生
装置を安価に作ることができる。
〈発明の他の実施例〉
第４図にこの発明の他の実施例を示す。この例では各サ
ンプルホールド回路２０２ａ、 ２０２ｂ、 ２０２ｃ
・・・２０２１を各別にサンプルホールド制御を行なわ
せるように構成した場合を示す。
ンプルホールド回路２０２ａ、 ２０２ｂ、 ２０２ｃ
・・・２０２１を各別にサンプルホールド制御を行なわ
せるように構成した場合を示す。
即ちサンプルホールド制御回路２０３から第１〜第９サ
ンプルホールド信号線４０１ａ、 ４０１ｂ −−−４
０１ｉを導出し、この各サンプルホールド信号線４０１
ａ−４０１ｉを通して第５図Ｈ，Ｌ Ｊ、 Ｋ、
Ｌに示すように第１〜第９サンプルホールド信号５０２
ａ、５０２ｂ、５０２ｃ、５０２ｉを出力し、この第１
〜第９のサンプルホールド信号５０２ａ〜５０２Ｉによ
り各サンプルホールド回路２０２ａ〜２０２１において
サンプルホールド動作を行なわせる。
ンプルホールド信号線４０１ａ、 ４０１ｂ −−−４
０１ｉを導出し、この各サンプルホールド信号線４０１
ａ−４０１ｉを通して第５図Ｈ，Ｌ Ｊ、 Ｋ、
Ｌに示すように第１〜第９サンプルホールド信号５０２
ａ、５０２ｂ、５０２ｃ、５０２ｉを出力し、この第１
〜第９のサンプルホールド信号５０２ａ〜５０２Ｉによ
り各サンプルホールド回路２０２ａ〜２０２１において
サンプルホールド動作を行なわせる。
このようにサンプルホールド回！２０２ａ〜２０２１を
各別のタイミングによりサンプルホールド動作を行なわ
せることにより、メモリ１０１からデータＣＨ＋〜ＣＨ
９を連続して読出すことができる。つまり第５図Ａに示
すようにメモリ１０１からＣＨ＋ ＋ ＣＨ４＋ ＣＨ
７＋ ＣＨ２＋ ＣＨｓ ＋ ＣＨｓ ＋ ＣＨ３゜Ｃ
Ｈ６、ＣＨ９の順に連続して読出し、その読出されたデ
ータをストローブ信号５０１ａ〜５０１１により順次レ
ジスタ１０２ａ、１０２ｂ、１０２ｃに取込み、その取
込み動作と同期して第１〜第９サンプルホールド信号５
０２ａ、５０２ｂ、５０２ｃ −−−５０２１を各サン
プルホールド回路２０２ａ−２０２ｉに与えることによ
り各サンプルホールド回路２０２ａ−２０２ｉ に各
Ｄ−Ａ変換器１０３ａ−１０３ｃから出力されるアナロ
グ電圧ＡＣＨ＋〜ＡＣＨ９をサンプルホールドすること
ができる。
各別のタイミングによりサンプルホールド動作を行なわ
せることにより、メモリ１０１からデータＣＨ＋〜ＣＨ
９を連続して読出すことができる。つまり第５図Ａに示
すようにメモリ１０１からＣＨ＋ ＋ ＣＨ４＋ ＣＨ
７＋ ＣＨ２＋ ＣＨｓ ＋ ＣＨｓ ＋ ＣＨ３゜Ｃ
Ｈ６、ＣＨ９の順に連続して読出し、その読出されたデ
ータをストローブ信号５０１ａ〜５０１１により順次レ
ジスタ１０２ａ、１０２ｂ、１０２ｃに取込み、その取
込み動作と同期して第１〜第９サンプルホールド信号５
０２ａ、５０２ｂ、５０２ｃ −−−５０２１を各サン
プルホールド回路２０２ａ−２０２ｉに与えることによ
り各サンプルホールド回路２０２ａ−２０２ｉ に各
Ｄ−Ａ変換器１０３ａ−１０３ｃから出力されるアナロ
グ電圧ＡＣＨ＋〜ＡＣＨ９をサンプルホールドすること
ができる。
このようにこの゛第４図の実施例によればメモリ１０１
から連続してデータＣＨ＋ −ＣＨ９を読出すことがで
きるから各出力端子２０５ａ〜２０５ｉに出力されるア
ナログ電圧を短かい周期でリフレツショすることができ
る。よってアナログ出力電圧を比較的速い速度で変化さ
せることができる利点が得られる。
から連続してデータＣＨ＋ −ＣＨ９を読出すことがで
きるから各出力端子２０５ａ〜２０５ｉに出力されるア
ナログ電圧を短かい周期でリフレツショすることができ
る。よってアナログ出力電圧を比較的速い速度で変化さ
せることができる利点が得られる。
尚上述ではレジスタ１０２ａ、１０２ｂ、１０２ｃに保
持したデータＣＨ＋ 、 ＣＨ２、ＣＨ３・・・ＣＨ９
をそのままＤ−Ａ変換したが、例えば可変遅延回路を制
御する制御電圧を発生する場合には、可変遅延回路に用
いられる可変容量ダイオードが制御電圧に対して非直線
特性を持って容量値が変化するためＤ−Ａ変換器１０３
ａ〜１０３Ｃと各レジスタ１０２３〜１０２Ｃの間に、
例えばリニアライザ（特に図示しない）を設けることに
より、このリニアライザにより出力端子２０５ａ、２０
５ｂ。
持したデータＣＨ＋ 、 ＣＨ２、ＣＨ３・・・ＣＨ９
をそのままＤ−Ａ変換したが、例えば可変遅延回路を制
御する制御電圧を発生する場合には、可変遅延回路に用
いられる可変容量ダイオードが制御電圧に対して非直線
特性を持って容量値が変化するためＤ−Ａ変換器１０３
ａ〜１０３Ｃと各レジスタ１０２３〜１０２Ｃの間に、
例えばリニアライザ（特に図示しない）を設けることに
より、このリニアライザにより出力端子２０５ａ、２０
５ｂ。
・・・・２０５ｎに出力されるアナログ信号ＡＣＨ＋〜
ＡＣＨ９を直線化補正するように構成することができる
。このようにリニアライザを用いることにより少ない数
のリニアライザにより可変遅延回路のような被制御回路
の被＄制御特性を直線化補正することができる。
ＡＣＨ９を直線化補正するように構成することができる
。このようにリニアライザを用いることにより少ない数
のリニアライザにより可変遅延回路のような被制御回路
の被＄制御特性を直線化補正することができる。
第１図は従来の多チヤンネル電圧発生装置を説明するた
めのブロック図、第２図はこの発明の一実施例を示すブ
ロック図、第３図はこの発明による多チヤンネル電圧発
生装置の動作を説明するためのタイムチャート、第４図
はこの発明の他の実施例を示すブロック図、第５図はそ
の動作を説明するためのタイムチャートである。 １０１：メモリ、１０２ａ、１０２ｂ、１０２ｃ ：レ
ジスタ、１０３ａ、１０３ｂ、１０３ｃ：Ｄ−Ａ変換器
、２０２ａ〜２０２ｉ ：サンプルホールド回路。 特許出願人 タケダ理研工業株式会社代理人 草野
卓
めのブロック図、第２図はこの発明の一実施例を示すブ
ロック図、第３図はこの発明による多チヤンネル電圧発
生装置の動作を説明するためのタイムチャート、第４図
はこの発明の他の実施例を示すブロック図、第５図はそ
の動作を説明するためのタイムチャートである。 １０１：メモリ、１０２ａ、１０２ｂ、１０２ｃ ：レ
ジスタ、１０３ａ、１０３ｂ、１０３ｃ：Ｄ−Ａ変換器
、２０２ａ〜２０２ｉ ：サンプルホールド回路。 特許出願人 タケダ理研工業株式会社代理人 草野
卓
Claims (1)
- （１）Ａ、 アナログ電圧をサンプルホールドする複数
のサンプルホールド回路と、 Ｂ、この複数のサンプルホールド回路を複数の群に分割
し、その各群毎にアナログ電圧を与える複数のＤ−Ａ変
換器と、 Ｃ０この複数のＤ−Ａ変換器にディジタルデータを与え
る複数のレジスタと、 Ｄ、この複数のレジスタにディジタルデータを与えるメ
モリと、 から成る多チヤンネル電圧発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175098A JPS5963578A (ja) | 1982-10-04 | 1982-10-04 | 多チヤンネル電圧発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175098A JPS5963578A (ja) | 1982-10-04 | 1982-10-04 | 多チヤンネル電圧発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963578A true JPS5963578A (ja) | 1984-04-11 |
Family
ID=15990213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175098A Pending JPS5963578A (ja) | 1982-10-04 | 1982-10-04 | 多チヤンネル電圧発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963578A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130212A (ja) * | 1987-11-16 | 1989-05-23 | Sony Corp | 電子ボリューム |
| JPH01293413A (ja) * | 1988-05-23 | 1989-11-27 | Nec Corp | 基準電圧発生回路 |
| EP0995999A2 (en) * | 1998-10-22 | 2000-04-26 | Texas Instruments Incorporated | Arbitrary waveform generator |
| WO2019051838A1 (zh) * | 2017-09-18 | 2019-03-21 | 深圳市汇顶科技股份有限公司 | 芯片开短路测试装置、方法及系统 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387660A (en) * | 1977-01-12 | 1978-08-02 | Hitachi Ltd | Multi-channel digital-analogue converter unit |
-
1982
- 1982-10-04 JP JP57175098A patent/JPS5963578A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387660A (en) * | 1977-01-12 | 1978-08-02 | Hitachi Ltd | Multi-channel digital-analogue converter unit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130212A (ja) * | 1987-11-16 | 1989-05-23 | Sony Corp | 電子ボリューム |
| JPH01293413A (ja) * | 1988-05-23 | 1989-11-27 | Nec Corp | 基準電圧発生回路 |
| EP0995999A2 (en) * | 1998-10-22 | 2000-04-26 | Texas Instruments Incorporated | Arbitrary waveform generator |
| EP0995999A3 (en) * | 1998-10-22 | 2001-04-25 | Texas Instruments Incorporated | Arbitrary waveform generator |
| WO2019051838A1 (zh) * | 2017-09-18 | 2019-03-21 | 深圳市汇顶科技股份有限公司 | 芯片开短路测试装置、方法及系统 |
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