JPH05256876A - デジタルオシロスコープ - Google Patents
デジタルオシロスコープInfo
- Publication number
- JPH05256876A JPH05256876A JP5247892A JP5247892A JPH05256876A JP H05256876 A JPH05256876 A JP H05256876A JP 5247892 A JP5247892 A JP 5247892A JP 5247892 A JP5247892 A JP 5247892A JP H05256876 A JPH05256876 A JP H05256876A
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- JP
- Japan
- Prior art keywords
- clock
- converter
- waveform
- digital
- input
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- Pending
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Abstract
(57)【要約】
【目的】 本発明はデジタルオシロスコープに関し、複
数の入力チャンネル間におけるサンプリングタイミング
の位相を任意に設定できるデジタルオシロスコープを実
現することにある。 【構成】 測定信号を増幅あるいは減衰させて振幅を正
規化するフロントエンド，該フロントエンドの出力信号
をサンプリングしてデジタル信号に変換するＡＤ変換
器，該ＡＤ変換器で変換されたデジタル信号を格納する
波形メモリとからなる複数チャンネルの入力部と、各波
形メモリに格納されたデジタル信号に必要な演算を施し
て表示データに変換するデータプロセッサと、該データ
プロセッサで演算された表示データを表示する表示器
と、外部から入力されるクロックの振幅や波形を整形し
サンプルクロックとして出力する外部クロックインタフ
ェースと、該外部クロックインタフェースから出力され
るクロックを各部に供給するクロックサーバと、各ＡＤ
変換器に供給されるサンプルクロックを各ＡＤ変換器別
に遅延させるプログラマブルディレイラインと、各部を
制御するコントローラとで構成されたものである。
数の入力チャンネル間におけるサンプリングタイミング
の位相を任意に設定できるデジタルオシロスコープを実
現することにある。 【構成】 測定信号を増幅あるいは減衰させて振幅を正
規化するフロントエンド，該フロントエンドの出力信号
をサンプリングしてデジタル信号に変換するＡＤ変換
器，該ＡＤ変換器で変換されたデジタル信号を格納する
波形メモリとからなる複数チャンネルの入力部と、各波
形メモリに格納されたデジタル信号に必要な演算を施し
て表示データに変換するデータプロセッサと、該データ
プロセッサで演算された表示データを表示する表示器
と、外部から入力されるクロックの振幅や波形を整形し
サンプルクロックとして出力する外部クロックインタフ
ェースと、該外部クロックインタフェースから出力され
るクロックを各部に供給するクロックサーバと、各ＡＤ
変換器に供給されるサンプルクロックを各ＡＤ変換器別
に遅延させるプログラマブルディレイラインと、各部を
制御するコントローラとで構成されたものである。
Description
【０００１】
【産業上の利用分野】本発明はデジタルオシロスコープ
に関し、更に詳しくは、複数の入力チャンネル間におけ
るサンプリングタイミングの制御に関する。
に関し、更に詳しくは、複数の入力チャンネル間におけ
るサンプリングタイミングの制御に関する。
【０００２】
【従来の技術】図４は従来のデジタルオシロスコープの
回路構成例図であり、２チャンネルの例を示している。
図において、１はフロントエンドで、測定信号を増幅あ
るいは減衰させて振幅をＡＤ変換器２の入力特性に適合
するように正規化し、ＡＤ変換器２に入力する。該ＡＤ
変換器２はフロントエンド１の出力信号をサンプリング
してデジタル信号に変換する。該ＡＤ変換器２で変換さ
れたデジタル信号は波形メモリ３に格納される。これら
フロントエンド１，ＡＤ変換器２及び波形メモリ３は入
力部を構成している。４はデータプロセッサで、波形メ
モリ３に格納されたデジタル信号に必要な演算を施して
表示データに変換し、演算した表示データを表示器５に
表示出力する。６は外部クロックインタフェースで、外
部から入力されるクロックをサンプルクロックとして使
えるように振幅や波形を整形する。７はクロックサーバ
で、各部にクロックを供給する。８は各部を制御するコ
ントローラである。
回路構成例図であり、２チャンネルの例を示している。
図において、１はフロントエンドで、測定信号を増幅あ
るいは減衰させて振幅をＡＤ変換器２の入力特性に適合
するように正規化し、ＡＤ変換器２に入力する。該ＡＤ
変換器２はフロントエンド１の出力信号をサンプリング
してデジタル信号に変換する。該ＡＤ変換器２で変換さ
れたデジタル信号は波形メモリ３に格納される。これら
フロントエンド１，ＡＤ変換器２及び波形メモリ３は入
力部を構成している。４はデータプロセッサで、波形メ
モリ３に格納されたデジタル信号に必要な演算を施して
表示データに変換し、演算した表示データを表示器５に
表示出力する。６は外部クロックインタフェースで、外
部から入力されるクロックをサンプルクロックとして使
えるように振幅や波形を整形する。７はクロックサーバ
で、各部にクロックを供給する。８は各部を制御するコ
ントローラである。
【０００３】図５のタイミングチャートを参照して図４
の動作を説明する。例えば（Ａ）に示すような波形の一
定位相の振幅値をサンプリングしたい場合は、サンプル
クロックとして（Ｃ）に示すような（Ａ）に同期した波
形を外部クロックとして入力すればよい。
の動作を説明する。例えば（Ａ）に示すような波形の一
定位相の振幅値をサンプリングしたい場合は、サンプル
クロックとして（Ｃ）に示すような（Ａ）に同期した波
形を外部クロックとして入力すればよい。
【０００４】ところで、波形観測にあたっては、例えば
（Ｂ）に示すような波形も（Ａ）とは異なる位相でサン
プリングして同時に表示させ、（Ａ）の波形のＡ点と
（Ｂ）の波形のＢ点との振幅値の差を測定したい場合が
ある。
（Ｂ）に示すような波形も（Ａ）とは異なる位相でサン
プリングして同時に表示させ、（Ａ）の波形のＡ点と
（Ｂ）の波形のＢ点との振幅値の差を測定したい場合が
ある。
【０００５】
【発明が解決しようとする課題】しかしながら、図４の
構成のデジタルオシロスコープでは、ＣＨ１とＣＨ２を
同時にサンプリングしてしまうので、（Ａ）の波形と
（Ｂ）の波形を互いに異なる位相でサンプリングするこ
とはできない。従って、従来のデジタルオシロスコープ
では、それぞれの信号を所望の時間だけ遅延量を変えて
入力するか、観測現象に比べて周波数が十分高いサンプ
ルクロックを用いる必要があった。
構成のデジタルオシロスコープでは、ＣＨ１とＣＨ２を
同時にサンプリングしてしまうので、（Ａ）の波形と
（Ｂ）の波形を互いに異なる位相でサンプリングするこ
とはできない。従って、従来のデジタルオシロスコープ
では、それぞれの信号を所望の時間だけ遅延量を変えて
入力するか、観測現象に比べて周波数が十分高いサンプ
ルクロックを用いる必要があった。
【０００６】本発明は、このような問題点に鑑みてなさ
れたものであり、その目的は、複数の入力チャンネル間
におけるサンプリングタイミングの位相を任意に設定で
きるデジタルオシロスコープを実現することにある。
れたものであり、その目的は、複数の入力チャンネル間
におけるサンプリングタイミングの位相を任意に設定で
きるデジタルオシロスコープを実現することにある。
【０００７】
【課題を解決するための手段】このような課題を解決す
る発明は、測定信号を増幅あるいは減衰させて振幅を正
規化するフロントエンド，該フロントエンドの出力信号
をサンプリングしてデジタル信号に変換するＡＤ変換
器，該ＡＤ変換器で変換されたデジタル信号を格納する
波形メモリとからなる複数チャンネルの入力部と、各波
形メモリに格納されたデジタル信号に必要な演算を施し
て表示データに変換するデータプロセッサと、該データ
プロセッサで演算された表示データを表示する表示器
と、外部から入力されるクロックの振幅や波形を整形し
サンプルクロックとして出力する外部クロックインタフ
ェースと、該外部クロックインタフェースから出力され
るクロックを各部に供給するクロックサーバと、各ＡＤ
変換器に供給されるサンプルクロックを各ＡＤ変換器別
に遅延させるプログラマブルディレイラインと、各部を
制御するコントローラ、とで構成されたことを特徴とす
るものである。
る発明は、測定信号を増幅あるいは減衰させて振幅を正
規化するフロントエンド，該フロントエンドの出力信号
をサンプリングしてデジタル信号に変換するＡＤ変換
器，該ＡＤ変換器で変換されたデジタル信号を格納する
波形メモリとからなる複数チャンネルの入力部と、各波
形メモリに格納されたデジタル信号に必要な演算を施し
て表示データに変換するデータプロセッサと、該データ
プロセッサで演算された表示データを表示する表示器
と、外部から入力されるクロックの振幅や波形を整形し
サンプルクロックとして出力する外部クロックインタフ
ェースと、該外部クロックインタフェースから出力され
るクロックを各部に供給するクロックサーバと、各ＡＤ
変換器に供給されるサンプルクロックを各ＡＤ変換器別
に遅延させるプログラマブルディレイラインと、各部を
制御するコントローラ、とで構成されたことを特徴とす
るものである。
【０００８】
【作用】各ＡＤ変換器に供給されるサンプルクロック
は、コントローラにより制御されるプログラマブルディ
レイラインで各ＡＤ変換器別に遅延させられる。
は、コントローラにより制御されるプログラマブルディ
レイラインで各ＡＤ変換器別に遅延させられる。
【０００９】これにより、各入力部に加えられる測定信
号をそれぞれ異なる位相のサンプルクロックでサンプリ
ングできる。
号をそれぞれ異なる位相のサンプルクロックでサンプリ
ングできる。
【００１０】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図１は本発明の一実施例を示す回路構成
図であり、図４と同一のブロックには同一の番号を付け
ている。図４と異なる点は、各入力部のＡＤ変換器２に
サンプルクロックを供給する系統にプログラマブルディ
レイライン９を設け、サンプルクロックを各ＡＤ変換器
別に遅延させるようにしていることである。
細に説明する。図１は本発明の一実施例を示す回路構成
図であり、図４と同一のブロックには同一の番号を付け
ている。図４と異なる点は、各入力部のＡＤ変換器２に
サンプルクロックを供給する系統にプログラマブルディ
レイライン９を設け、サンプルクロックを各ＡＤ変換器
別に遅延させるようにしていることである。
【００１１】図２は図１で用いるプログラマブルディレ
イライン９の具体例図である。図において、１０はラン
プ波形発生回路で、フリップフロップ１１，定電流源１
２，コンデンサ１３，及び切換スイッチ１４とで構成さ
れている。フリップフロップ１１のＤ端子はＨレベルに
保たれ、クロック端子にはクロックが入力され、Ｑ端子
の出力は切換スイッチ１３の可動接点ａを換駆動する。
切換スイッチ１３の一方の固定接点ｂはアースに接続さ
れ、他方の固定接点ｃは定電流源１２に接続されてい
る。コンデンサ１４の一端は切換スイッチ１３の可動接
点ａに接続され、他端はアースに接続されている。１５
は基準電圧発生器で、コントローラからの指示に従った
可変の電圧をコンパレータ１６の一方の入力端子に出力
する。コンパレータ１６の他方の入力端子には切換スイ
ッチ１３の出力信号が加えられている。１７はディレイ
ラインで、一端はコンパレータ１６の出力端子に接続さ
れ、他端はフリップフロップ１１のＲ端子に接続されて
いる。
イライン９の具体例図である。図において、１０はラン
プ波形発生回路で、フリップフロップ１１，定電流源１
２，コンデンサ１３，及び切換スイッチ１４とで構成さ
れている。フリップフロップ１１のＤ端子はＨレベルに
保たれ、クロック端子にはクロックが入力され、Ｑ端子
の出力は切換スイッチ１３の可動接点ａを換駆動する。
切換スイッチ１３の一方の固定接点ｂはアースに接続さ
れ、他方の固定接点ｃは定電流源１２に接続されてい
る。コンデンサ１４の一端は切換スイッチ１３の可動接
点ａに接続され、他端はアースに接続されている。１５
は基準電圧発生器で、コントローラからの指示に従った
可変の電圧をコンパレータ１６の一方の入力端子に出力
する。コンパレータ１６の他方の入力端子には切換スイ
ッチ１３の出力信号が加えられている。１７はディレイ
ラインで、一端はコンパレータ１６の出力端子に接続さ
れ、他端はフリップフロップ１１のＲ端子に接続されて
いる。
【００１２】図３のタイミングチャートを参照して本発
明の動作を説明する。クロックサーバ７は、各プログラ
マブルディレイライン９に同時に（Ａ）に示すようなク
ロックを供給する。ここで、クロックサーバ７が供給す
るクロックは、外部クロックインタフェース６から出力
される外部クロックまたは図示しない内部クロック発生
器から出力される内部クロックのいずれかである。該ク
ロックはプログラマブルディレイライン９を構成するフ
リップフロップ１１のクロック端子に入力される。クロ
ックの立ち上がりエッジが入力されることにより切換ス
イッチ１３の可動接点ａは定電流源１２側に切り換えら
れてコンデンサ１４の充電が始まり、コンデンサ１４の
電位ＶＣは（Ｂ）のように直線的に変化する。一方、基
準電圧発生器１５の出力電圧ＶＲは、（Ｂ）に破線で示
すように一定値に保たれている。（Ｃ）はコンパレータ
１６の出力信号を示している。コンパレータ１６の出力
信号はコンデンサ１４の電位ＶＣが基準電圧発生器１５
の出力電圧ＶＲより小さくなるとＨレベルになり、ディ
レイライン１７で一定時間遅れた後フリップフロップ１
１をリセットする。フリップフロップ１１がリセットさ
れると切換スイッチ１３はアース側に切り換えられてコ
ンパレータ１６の出力信号はＬレベルになり、次のクロ
ック入力の立ち上がりを待機する。従って、コンパレー
タ１６から（Ｃ）のようにクロック入力の立ち上がりエ
ッジから時間ｄ１だけ遅れたクロックが出力されること
になる。該遅延時間は基準電圧発生器１５の出力電圧Ｖ
Ｒを制御することによって自由に設定できるので、例え
ば（Ｃ）´のようにクロック入力の立ち上がりエッジか
ら時間ｄ２だけ遅れたクロックを出力させることも可能
である。
明の動作を説明する。クロックサーバ７は、各プログラ
マブルディレイライン９に同時に（Ａ）に示すようなク
ロックを供給する。ここで、クロックサーバ７が供給す
るクロックは、外部クロックインタフェース６から出力
される外部クロックまたは図示しない内部クロック発生
器から出力される内部クロックのいずれかである。該ク
ロックはプログラマブルディレイライン９を構成するフ
リップフロップ１１のクロック端子に入力される。クロ
ックの立ち上がりエッジが入力されることにより切換ス
イッチ１３の可動接点ａは定電流源１２側に切り換えら
れてコンデンサ１４の充電が始まり、コンデンサ１４の
電位ＶＣは（Ｂ）のように直線的に変化する。一方、基
準電圧発生器１５の出力電圧ＶＲは、（Ｂ）に破線で示
すように一定値に保たれている。（Ｃ）はコンパレータ
１６の出力信号を示している。コンパレータ１６の出力
信号はコンデンサ１４の電位ＶＣが基準電圧発生器１５
の出力電圧ＶＲより小さくなるとＨレベルになり、ディ
レイライン１７で一定時間遅れた後フリップフロップ１
１をリセットする。フリップフロップ１１がリセットさ
れると切換スイッチ１３はアース側に切り換えられてコ
ンパレータ１６の出力信号はＬレベルになり、次のクロ
ック入力の立ち上がりを待機する。従って、コンパレー
タ１６から（Ｃ）のようにクロック入力の立ち上がりエ
ッジから時間ｄ１だけ遅れたクロックが出力されること
になる。該遅延時間は基準電圧発生器１５の出力電圧Ｖ
Ｒを制御することによって自由に設定できるので、例え
ば（Ｃ）´のようにクロック入力の立ち上がりエッジか
ら時間ｄ２だけ遅れたクロックを出力させることも可能
である。
【００１３】すなわち、各入力部のプログラマブルディ
レイライン９の遅延量を制御することによりＡＤ変換器
２のサンプルクロックの位相を所望量だけずらせること
ができ、各入力毎に異なる位相でそれぞれの測定信号を
サンプリングできる。
レイライン９の遅延量を制御することによりＡＤ変換器
２のサンプルクロックの位相を所望量だけずらせること
ができ、各入力毎に異なる位相でそれぞれの測定信号を
サンプリングできる。
【００１４】なお、上述実施例では２チャンネル入力の
例を説明したが、３チャンネル以上であってもよい。
例を説明したが、３チャンネル以上であってもよい。
【００１５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、複数の入力チャンネル間におけるサンプリングタ
イミングの位相を任意に設定できるデジタルオシロスコ
ープを実現でき、位相の異なる複数の信号の測定等に有
効である。
れば、複数の入力チャンネル間におけるサンプリングタ
イミングの位相を任意に設定できるデジタルオシロスコ
ープを実現でき、位相の異なる複数の信号の測定等に有
効である。
【図１】本発明の一実施例の回路構成図である。
【図２】図１で用いるプログラマブルディレイライン９
の具体例図である。
の具体例図である。
【図３】本発明の動作を説明するタイミングチャートで
ある。
ある。
【図４】従来のデジタルオシロスコープの回路構成例図
である。
である。
【図５】図４の動作を説明するタイミングチャートであ
る。
る。
１ フロントエンド ２ ＡＤ変換器 ３ 波形メモリ ４ データプロセッサ ５ 表示器 ６ 外部クロックインタフェース ７ クロックサーバ ８ コントローラ ９ プログラマブルディレイライン
Claims (1)
- 【請求項１】 測定信号を増幅あるいは減衰させて振幅
を正規化するフロントエンド，該フロントエンドの出力
信号をサンプリングしてデジタル信号に変換するＡＤ変
換器，該ＡＤ変換器で変換されたデジタル信号を格納す
る波形メモリとからなる複数チャンネルの入力部と、 各波形メモリに格納されたデジタル信号に必要な演算を
施して表示データに変換するデータプロセッサと、 該データプロセッサで演算された表示データを表示する
表示器と、 外部から入力されるクロックの振幅や波形を整形しサン
プルクロックとして出力する外部クロックインタフェー
スと、 該外部クロックインタフェースから出力されるクロック
を各部に供給するクロックサーバと、 各ＡＤ変換器に供給されるサンプルクロックを各ＡＤ変
換器別に遅延させるプログラマブルディレイラインと、 各部を制御するコントローラ、とで構成されたことを特
徴とするデジタルオシロスコープ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5247892A JPH05256876A (ja) | 1992-03-11 | 1992-03-11 | デジタルオシロスコープ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5247892A JPH05256876A (ja) | 1992-03-11 | 1992-03-11 | デジタルオシロスコープ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05256876A true JPH05256876A (ja) | 1993-10-08 |
Family
ID=12915835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5247892A Pending JPH05256876A (ja) | 1992-03-11 | 1992-03-11 | デジタルオシロスコープ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05256876A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023026961A (ja) * | 2021-08-16 | 2023-03-01 | 横河電機株式会社 | 測定器及び測定方法 |
-
1992
- 1992-03-11 JP JP5247892A patent/JPH05256876A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023026961A (ja) * | 2021-08-16 | 2023-03-01 | 横河電機株式会社 | 測定器及び測定方法 |
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