JPS5883272A - 波形記憶回路 - Google Patents
波形記憶回路Info
- Publication number
- JPS5883272A JPS5883272A JP56181515A JP18151581A JPS5883272A JP S5883272 A JPS5883272 A JP S5883272A JP 56181515 A JP56181515 A JP 56181515A JP 18151581 A JP18151581 A JP 18151581A JP S5883272 A JPS5883272 A JP S5883272A
- Authority
- JP
- Japan
- Prior art keywords
- analog
- analog signal
- delay element
- converter
- storage circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/225—Circuits therefor particularly adapted for storage oscilloscopes
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、波形配憶回路に関するものである。
高速で変化する現象vI!測する釦は、通常オシロスコ
ープなどの測定器が使用される。しかし、普通のオシロ
スコープなどでは、現象を逐次プラウン管上に表示する
ことはできても、その現象の波形を長期間にわたり保持
し続けたり、その波形を後日繰り返しブラウン管上に表
示することは困難である。本発明は、このような高速に
変化するアナログ信号を長期間にわたり記憶することが
できる回路に関するものである。
ープなどの測定器が使用される。しかし、普通のオシロ
スコープなどでは、現象を逐次プラウン管上に表示する
ことはできても、その現象の波形を長期間にわたり保持
し続けたり、その波形を後日繰り返しブラウン管上に表
示することは困難である。本発明は、このような高速に
変化するアナログ信号を長期間にわたり記憶することが
できる回路に関するものである。
本発明において提供する波形記憶回路は主としてウェー
ブメモライザやメモリ一式のレコーダなどの波形観測機
器などく利用され得る。このような波形観測機器におい
ては、単一の信号のみを記録するだけでなく、複数の現
象を同時に記録できるように多チヤンネル入力の構成と
なっているものもある。
ブメモライザやメモリ一式のレコーダなどの波形観測機
器などく利用され得る。このような波形観測機器におい
ては、単一の信号のみを記録するだけでなく、複数の現
象を同時に記録できるように多チヤンネル入力の構成と
なっているものもある。
第1図は、2チヤンネルからなる従来の波形記憶回路を
示す図である。第1図忙おいて、1.2は増幅器、3.
4はアナログ信号をディジタル信号に変換するA−D変
換器、5.6はディジタル信号を記憶するメモリーであ
る。各増幅器とA−D変換器とメモリーは、第1図に示
す如く直列に接続され、1チャンネル分の波形記憶回路
を構成している。
示す図である。第1図忙おいて、1.2は増幅器、3.
4はアナログ信号をディジタル信号に変換するA−D変
換器、5.6はディジタル信号を記憶するメモリーであ
る。各増幅器とA−D変換器とメモリーは、第1図に示
す如く直列に接続され、1チャンネル分の波形記憶回路
を構成している。
第1図の回路の動作は次の如くである。入力端子aに印
加されたアナログ信号は、増幅器1により適切な大きさ
に増IN(増幅度1以下の場合も含む)され次段の人・
D変換器5に導入される。^・D変換器3においては、
コン)p−ラ(図示せず)からの信号81に同期して入
力したアナログ信号をサンプリングし、順次これをディ
ジタル信号に変換する。このディジタル信号は、メモリ
ー5に導入され、そこに記憶される。この様にしてメモ
リー5には、測定対象のアナログ信号がディジタル値と
して記憶される。入力端子bK印加されたアナログ信号
も上述と全く同様な動作によってメモリー6に記憶され
る。
加されたアナログ信号は、増幅器1により適切な大きさ
に増IN(増幅度1以下の場合も含む)され次段の人・
D変換器5に導入される。^・D変換器3においては、
コン)p−ラ(図示せず)からの信号81に同期して入
力したアナログ信号をサンプリングし、順次これをディ
ジタル信号に変換する。このディジタル信号は、メモリ
ー5に導入され、そこに記憶される。この様にしてメモ
リー5には、測定対象のアナログ信号がディジタル値と
して記憶される。入力端子bK印加されたアナログ信号
も上述と全く同様な動作によってメモリー6に記憶され
る。
一方、高速に変化するアナログ信号をメモリー5.6へ
記憶させるKは、高速のA−D変換器が必要となる。高
速のム・D変換器は一般に高価なものであり、多チャン
ネルからなる波形記憶回路においては、チャンネルの数
に応じた数のλ・D変換器を備える必要があり好ましい
ことではない。
記憶させるKは、高速のA−D変換器が必要となる。高
速のム・D変換器は一般に高価なものであり、多チャン
ネルからなる波形記憶回路においては、チャンネルの数
に応じた数のλ・D変換器を備える必要があり好ましい
ことではない。
本発明は、以上のような背景に基づいてなされたもので
、高速のA−D変換器を用いることなく高速現象を記憶
することができる波形記憶回路を提供しようとするもの
である。
、高速のA−D変換器を用いることなく高速現象を記憶
することができる波形記憶回路を提供しようとするもの
である。
第2図は本発明に係る波形記憶回路の一例を示す図であ
る。第2図において、21は増幅器を表わし@1図で説
明したものと同様の機能を有するものである。22はア
ナログ遅延素子を表わし例えばB B D (Buck
et Brigade Device )などの素子で
構成される。25は第1図で説明したものと同様なA−
D変換器であるが、第1図のものと異なり高速な演算ス
ピードの機能を有する必要はない。24はメモリーを表
わし第1図で説明したものと同様の機能を有する。25
はコントルーラを表わしアナログ遅延素子22、ム・D
変換器23、メモリー24の動作のタイミングを図るな
ど回路全体のコントーールな行なうものである。増幅器
21とアナログ遅延素子22とA−I)&換器23とメ
モリー24は第2図に示す如く直列に接続される。
る。第2図において、21は増幅器を表わし@1図で説
明したものと同様の機能を有するものである。22はア
ナログ遅延素子を表わし例えばB B D (Buck
et Brigade Device )などの素子で
構成される。25は第1図で説明したものと同様なA−
D変換器であるが、第1図のものと異なり高速な演算ス
ピードの機能を有する必要はない。24はメモリーを表
わし第1図で説明したものと同様の機能を有する。25
はコントルーラを表わしアナログ遅延素子22、ム・D
変換器23、メモリー24の動作のタイミングを図るな
ど回路全体のコントーールな行なうものである。増幅器
21とアナログ遅延素子22とA−I)&換器23とメ
モリー24は第2図に示す如く直列に接続される。
このように構成された第2図の波形記憶回路1の動作を
以下に説明する。久方端子cJc印加された測定対象の
アナログ信号は増幅器21 Kより適変な大キさに増幅
され次段に送られる。アナログ遅延素子22では、フン
)p−ラ25から送信されるサンプルクロックパルス(
以下単にりa、クバルスとりのサンプル数を記憶するこ
とができる。例えば最大4096段にわたるBBDが現
在市販されている0このBBDは、りR+7クパルスに
同期して印加されているアナログ信号を次々と記憶し、
所定の段数分のクロックパルスを受けて成る期間のアナ
ログ信号を記憶すると、次のクロ、クパルスからは、前
に記憶したアナ1グ値を順々忙出カするような機能を有
するものである。従って、アナログ信号を記憶するまで
は、速い周期でりρ、クパルスをBBDへ印加すれば、
高速の現象も正確にBBDへ取り込むことができる。
以下に説明する。久方端子cJc印加された測定対象の
アナログ信号は増幅器21 Kより適変な大キさに増幅
され次段に送られる。アナログ遅延素子22では、フン
)p−ラ25から送信されるサンプルクロックパルス(
以下単にりa、クバルスとりのサンプル数を記憶するこ
とができる。例えば最大4096段にわたるBBDが現
在市販されている0このBBDは、りR+7クパルスに
同期して印加されているアナログ信号を次々と記憶し、
所定の段数分のクロックパルスを受けて成る期間のアナ
ログ信号を記憶すると、次のクロ、クパルスからは、前
に記憶したアナ1グ値を順々忙出カするような機能を有
するものである。従って、アナログ信号を記憶するまで
は、速い周期でりρ、クパルスをBBDへ印加すれば、
高速の現象も正確にBBDへ取り込むことができる。
一方、BBDへアナログ信号を取り込んだ後は、比較的
ゆっくりした周期でりp、クパルス82をBBDへ印加
し、その各段に記憶されたアナログ信号なゆっ(つと取
り出すことができる。
ゆっくりした周期でりp、クパルス82をBBDへ印加
し、その各段に記憶されたアナログ信号なゆっ(つと取
り出すことができる。
以上のようにアナログ遅延素子22からは、低速化され
たアナログ信号が出力されるので、A−D変換器23は
高速な演算スピードを有する必要はない。A−D変換器
23においてアナログ信号はディジタル信号に変換され
、メモリー24に記憶される。
たアナログ信号が出力されるので、A−D変換器23は
高速な演算スピードを有する必要はない。A−D変換器
23においてアナログ信号はディジタル信号に変換され
、メモリー24に記憶される。
その後、メモリー24の内容は、アナジグデータ波形の
表示のために供される。
表示のために供される。
第3図は本発明に係る波形記憶回路の他の構成例を示す
図である。第3図の回路は、複数の現象を同時に記憶す
ることができる多チヤンネル入力の波形記憶回路である
。第3図と第2図の違いは、第3図では増幅器とアナロ
グ遅延素子とからなる直列回路を各チャンネル毎に設け
ていること、及び各アナログ遅延素子の出力を選択する
マルチプレクサ51を設けたことの2点である。その他
の構成は@2図と同様である。
図である。第3図の回路は、複数の現象を同時に記憶す
ることができる多チヤンネル入力の波形記憶回路である
。第3図と第2図の違いは、第3図では増幅器とアナロ
グ遅延素子とからなる直列回路を各チャンネル毎に設け
ていること、及び各アナログ遅延素子の出力を選択する
マルチプレクサ51を設けたことの2点である。その他
の構成は@2図と同様である。
このように構成された@5図の回路の動作を以下に説明
する。各チャンネル端子d = o K印加されたアナ
ログデータは、高速でサンプリングされそれぞれアナロ
グ遅延素子41〜4nに一旦記憶される。各アナログ遅
蔦素子41〜4.0内容は、順次マルチプレクサ51を
介してA−D変換器52へ導入され、その後メモリー5
3に記憶される。このように第3図の回路においては、
各チャンネルのアナログ素子に記憶したデータ&1チャ
ンネルごとにマルチプレクサ51を介してA−D変換器
52へ導入することができるので、A−D変換器の数を
増設する必要はない。更に、この第3図のA−D変換器
52も第2図のものと同様、高速な演算スピードを必要
としないことから、従来の波形記憶回路と比較して格段
にコストを下げることができる。
する。各チャンネル端子d = o K印加されたアナ
ログデータは、高速でサンプリングされそれぞれアナロ
グ遅延素子41〜4nに一旦記憶される。各アナログ遅
蔦素子41〜4.0内容は、順次マルチプレクサ51を
介してA−D変換器52へ導入され、その後メモリー5
3に記憶される。このように第3図の回路においては、
各チャンネルのアナログ素子に記憶したデータ&1チャ
ンネルごとにマルチプレクサ51を介してA−D変換器
52へ導入することができるので、A−D変換器の数を
増設する必要はない。更に、この第3図のA−D変換器
52も第2図のものと同様、高速な演算スピードを必要
としないことから、従来の波形記憶回路と比較して格段
にコストを下げることができる。
なお、以上に説明したアナログ遅延素子としてのBBD
は、長期間にわたりアナログ値を正確に保持し続けるこ
とは不向であるため、本発明においては、一時的にBB
Dヘアナログ値を取り入れた後にこれを人・D変換し、
ディジタル値としてメモリーへ記憶させる動作とした。
は、長期間にわたりアナログ値を正確に保持し続けるこ
とは不向であるため、本発明においては、一時的にBB
Dヘアナログ値を取り入れた後にこれを人・D変換し、
ディジタル値としてメモリーへ記憶させる動作とした。
従って、遅延素子へ高速で取り込んだアナログ値は、ア
ナログ的精度を損なわない程度の遅いクー、クパルスで
取り出丁ようにコントシールする必要があることはやむ
を得ないことである。
ナログ的精度を損なわない程度の遅いクー、クパルスで
取り出丁ようにコントシールする必要があることはやむ
を得ないことである。
以上のように本発明によれば、7すpグ遅蔦素子を用い
ることにより、高速な演算スピードのA−D変換器を必
要とすることなく、速い現象のアナジグ波形を記憶する
ことができる。更K、マルチプレクサを使用することに
より、多チャンネルの高速現象も普通の演算スピードの
A’D変換器を1個用いるだけで記憶することができ、
その効果は非常に大きい。
ることにより、高速な演算スピードのA−D変換器を必
要とすることなく、速い現象のアナジグ波形を記憶する
ことができる。更K、マルチプレクサを使用することに
より、多チャンネルの高速現象も普通の演算スピードの
A’D変換器を1個用いるだけで記憶することができ、
その効果は非常に大きい。
第1図は2チヤンネルからなる従来の波形記憶回路を示
す図、第2図及び第3図は本発明に係る波形記憶回路を
示す図である。 21、!11〜3n・・・増幅器、22.41〜40・
・・アナログ遅延素子、25.52・・・A−D変換器
、24.55・・・メモリー、51・・・マルチプレク
サ、25.54・・・コントー−ラ。 第 1 例 第 J’J
す図、第2図及び第3図は本発明に係る波形記憶回路を
示す図である。 21、!11〜3n・・・増幅器、22.41〜40・
・・アナログ遅延素子、25.52・・・A−D変換器
、24.55・・・メモリー、51・・・マルチプレク
サ、25.54・・・コントー−ラ。 第 1 例 第 J’J
Claims (1)
- 【特許請求の範囲】 (1) アナログ信号をサンプリングし、このアナロ
グ信号をディジタル値に変換して記憶する回路において
、 アナログ信号を成る周期T1でサンプリングしこのサン
プリングした7すpグ値を一旦記憶する7すpグ遅延素
子と、このアナログ遅延素子に記憶された信号を前記周
期〒1より長い周期で順次導入しこの信号をディジタル
値に変換して出力するA−D変換器と、とのA−D変換
器の出力を記憶するメモリーと、 を備えた波形記憶回路。 (2) 前記アナログ遅延素子として多数段からなる
BBDを用いたことをI!IPIIPとする特許請求の
範囲第1項記載の波形記憶回路。 (5) アナログ信号をサンプリングし、このアナロ
グ信号をディジタル値に変換して記憶する多チヤンネル
入力の回路において、 アナログ信号を成る周期T2でサンプリングしこのサン
プリングしたアナジグ値を一旦記憶するアナログ遅延素
子の複数個と、前記それぞれのアナログ遅延素子の出力
を切換えて順次次段へ伝達するマルチプレクサと、この
マルチプレクサの出力を前記周期T2より長い周期でデ
ィジタル値に変換して出力するA−D変換器と、とのA
−D変換器の出力を記憶するメモリーとを備え複数の7
ナ一グ信号の同時性を損うことなく前記各アナログ信号
を記憶することができる多チヤンネル入力の波形記憶回
路。 (4) 前記アナログ遅延素子として多数段からなる
BBDを用いたことを特徴とする特許請求の範囲第5項
記載の波形記憶回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56181515A JPS5883272A (ja) | 1981-11-12 | 1981-11-12 | 波形記憶回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56181515A JPS5883272A (ja) | 1981-11-12 | 1981-11-12 | 波形記憶回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5883272A true JPS5883272A (ja) | 1983-05-19 |
JPS6128944B2 JPS6128944B2 (ja) | 1986-07-03 |
Family
ID=16102101
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56181515A Granted JPS5883272A (ja) | 1981-11-12 | 1981-11-12 | 波形記憶回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5883272A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5975156A (ja) * | 1982-10-21 | 1984-04-27 | テクトロニクス・インコ−ポレイテツド | デジタル・ストレ−ジ・オシロスコ−プ |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS553456A (en) * | 1978-06-23 | 1980-01-11 | Toyo Sutoufuaa Chem:Kk | Catalyst component of titanium trichloride and homooor copolymerization of olefin |
-
1981
- 1981-11-12 JP JP56181515A patent/JPS5883272A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS553456A (en) * | 1978-06-23 | 1980-01-11 | Toyo Sutoufuaa Chem:Kk | Catalyst component of titanium trichloride and homooor copolymerization of olefin |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5975156A (ja) * | 1982-10-21 | 1984-04-27 | テクトロニクス・インコ−ポレイテツド | デジタル・ストレ−ジ・オシロスコ−プ |
JPS6323507B2 (ja) * | 1982-10-21 | 1988-05-17 | Tektronix Inc |
Also Published As
Publication number | Publication date |
---|---|
JPS6128944B2 (ja) | 1986-07-03 |
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