JPS5883272A - 波形記憶回路 - Google Patents
波形記憶回路Info
- Publication number
- JPS5883272A JPS5883272A JP56181515A JP18151581A JPS5883272A JP S5883272 A JPS5883272 A JP S5883272A JP 56181515 A JP56181515 A JP 56181515A JP 18151581 A JP18151581 A JP 18151581A JP S5883272 A JPS5883272 A JP S5883272A
- Authority
- JP
- Japan
- Prior art keywords
- analog
- analog signal
- delay element
- converter
- storage circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/225—Circuits therefor particularly adapted for storage oscilloscopes
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、波形配憶回路に関するものである。
高速で変化する現象ｖＩ！測する釦は、通常オシロスコ
ープなどの測定器が使用される。しかし、普通のオシロ
スコープなどでは、現象を逐次プラウン管上に表示する
ことはできても、その現象の波形を長期間にわたり保持
し続けたり、その波形を後日繰り返しブラウン管上に表
示することは困難である。本発明は、このような高速に
変化するアナログ信号を長期間にわたり記憶することが
できる回路に関するものである。
ープなどの測定器が使用される。しかし、普通のオシロ
スコープなどでは、現象を逐次プラウン管上に表示する
ことはできても、その現象の波形を長期間にわたり保持
し続けたり、その波形を後日繰り返しブラウン管上に表
示することは困難である。本発明は、このような高速に
変化するアナログ信号を長期間にわたり記憶することが
できる回路に関するものである。
本発明において提供する波形記憶回路は主としてウェー
ブメモライザやメモリ一式のレコーダなどの波形観測機
器などく利用され得る。このような波形観測機器におい
ては、単一の信号のみを記録するだけでなく、複数の現
象を同時に記録できるように多チヤンネル入力の構成と
なっているものもある。
ブメモライザやメモリ一式のレコーダなどの波形観測機
器などく利用され得る。このような波形観測機器におい
ては、単一の信号のみを記録するだけでなく、複数の現
象を同時に記録できるように多チヤンネル入力の構成と
なっているものもある。
第１図は、２チヤンネルからなる従来の波形記憶回路を
示す図である。第１図忙おいて、１．２は増幅器、３．
４はアナログ信号をディジタル信号に変換するＡ−Ｄ変
換器、５．６はディジタル信号を記憶するメモリーであ
る。各増幅器とＡ−Ｄ変換器とメモリーは、第１図に示
す如く直列に接続され、１チャンネル分の波形記憶回路
を構成している。
示す図である。第１図忙おいて、１．２は増幅器、３．
４はアナログ信号をディジタル信号に変換するＡ−Ｄ変
換器、５．６はディジタル信号を記憶するメモリーであ
る。各増幅器とＡ−Ｄ変換器とメモリーは、第１図に示
す如く直列に接続され、１チャンネル分の波形記憶回路
を構成している。
第１図の回路の動作は次の如くである。入力端子ａに印
加されたアナログ信号は、増幅器１により適切な大きさ
に増ＩＮ（増幅度１以下の場合も含む）され次段の人・
Ｄ変換器５に導入される。＾・Ｄ変換器３においては、
コン）ｐ−ラ（図示せず）からの信号８１に同期して入
力したアナログ信号をサンプリングし、順次これをディ
ジタル信号に変換する。このディジタル信号は、メモリ
ー５に導入され、そこに記憶される。この様にしてメモ
リー５には、測定対象のアナログ信号がディジタル値と
して記憶される。入力端子ｂＫ印加されたアナログ信号
も上述と全く同様な動作によってメモリー６に記憶され
る。
加されたアナログ信号は、増幅器１により適切な大きさ
に増ＩＮ（増幅度１以下の場合も含む）され次段の人・
Ｄ変換器５に導入される。＾・Ｄ変換器３においては、
コン）ｐ−ラ（図示せず）からの信号８１に同期して入
力したアナログ信号をサンプリングし、順次これをディ
ジタル信号に変換する。このディジタル信号は、メモリ
ー５に導入され、そこに記憶される。この様にしてメモ
リー５には、測定対象のアナログ信号がディジタル値と
して記憶される。入力端子ｂＫ印加されたアナログ信号
も上述と全く同様な動作によってメモリー６に記憶され
る。
一方、高速に変化するアナログ信号をメモリー５．６へ
記憶させるＫは、高速のＡ−Ｄ変換器が必要となる。高
速のム・Ｄ変換器は一般に高価なものであり、多チャン
ネルからなる波形記憶回路においては、チャンネルの数
に応じた数のλ・Ｄ変換器を備える必要があり好ましい
ことではない。
記憶させるＫは、高速のＡ−Ｄ変換器が必要となる。高
速のム・Ｄ変換器は一般に高価なものであり、多チャン
ネルからなる波形記憶回路においては、チャンネルの数
に応じた数のλ・Ｄ変換器を備える必要があり好ましい
ことではない。
本発明は、以上のような背景に基づいてなされたもので
、高速のＡ−Ｄ変換器を用いることなく高速現象を記憶
することができる波形記憶回路を提供しようとするもの
である。
、高速のＡ−Ｄ変換器を用いることなく高速現象を記憶
することができる波形記憶回路を提供しようとするもの
である。
第２図は本発明に係る波形記憶回路の一例を示す図であ
る。第２図において、２１は増幅器を表わし＠１図で説
明したものと同様の機能を有するものである。２２はア
ナログ遅延素子を表わし例えばＢ Ｂ Ｄ （Ｂｕｃｋ
ｅｔ Ｂｒｉｇａｄｅ Ｄｅｖｉｃｅ ）などの素子で
構成される。２５は第１図で説明したものと同様なＡ−
Ｄ変換器であるが、第１図のものと異なり高速な演算ス
ピードの機能を有する必要はない。２４はメモリーを表
わし第１図で説明したものと同様の機能を有する。２５
はコントルーラを表わしアナログ遅延素子２２、ム・Ｄ
変換器２３、メモリー２４の動作のタイミングを図るな
ど回路全体のコントーールな行なうものである。増幅器
２１とアナログ遅延素子２２とＡ−Ｉ）＆換器２３とメ
モリー２４は第２図に示す如く直列に接続される。
る。第２図において、２１は増幅器を表わし＠１図で説
明したものと同様の機能を有するものである。２２はア
ナログ遅延素子を表わし例えばＢ Ｂ Ｄ （Ｂｕｃｋ
ｅｔ Ｂｒｉｇａｄｅ Ｄｅｖｉｃｅ ）などの素子で
構成される。２５は第１図で説明したものと同様なＡ−
Ｄ変換器であるが、第１図のものと異なり高速な演算ス
ピードの機能を有する必要はない。２４はメモリーを表
わし第１図で説明したものと同様の機能を有する。２５
はコントルーラを表わしアナログ遅延素子２２、ム・Ｄ
変換器２３、メモリー２４の動作のタイミングを図るな
ど回路全体のコントーールな行なうものである。増幅器
２１とアナログ遅延素子２２とＡ−Ｉ）＆換器２３とメ
モリー２４は第２図に示す如く直列に接続される。
このように構成された第２図の波形記憶回路１の動作を
以下に説明する。久方端子ｃＪｃ印加された測定対象の
アナログ信号は増幅器２１ Ｋより適変な大キさに増幅
され次段に送られる。アナログ遅延素子２２では、フン
）ｐ−ラ２５から送信されるサンプルクロックパルス（
以下単にりａ、クバルスとりのサンプル数を記憶するこ
とができる。例えば最大４０９６段にわたるＢＢＤが現
在市販されている０このＢＢＤは、りＲ＋７クパルスに
同期して印加されているアナログ信号を次々と記憶し、
所定の段数分のクロックパルスを受けて成る期間のアナ
ログ信号を記憶すると、次のクロ、クパルスからは、前
に記憶したアナ１グ値を順々忙出カするような機能を有
するものである。従って、アナログ信号を記憶するまで
は、速い周期でりρ、クパルスをＢＢＤへ印加すれば、
高速の現象も正確にＢＢＤへ取り込むことができる。
以下に説明する。久方端子ｃＪｃ印加された測定対象の
アナログ信号は増幅器２１ Ｋより適変な大キさに増幅
され次段に送られる。アナログ遅延素子２２では、フン
）ｐ−ラ２５から送信されるサンプルクロックパルス（
以下単にりａ、クバルスとりのサンプル数を記憶するこ
とができる。例えば最大４０９６段にわたるＢＢＤが現
在市販されている０このＢＢＤは、りＲ＋７クパルスに
同期して印加されているアナログ信号を次々と記憶し、
所定の段数分のクロックパルスを受けて成る期間のアナ
ログ信号を記憶すると、次のクロ、クパルスからは、前
に記憶したアナ１グ値を順々忙出カするような機能を有
するものである。従って、アナログ信号を記憶するまで
は、速い周期でりρ、クパルスをＢＢＤへ印加すれば、
高速の現象も正確にＢＢＤへ取り込むことができる。
一方、ＢＢＤへアナログ信号を取り込んだ後は、比較的
ゆっくりした周期でりｐ、クパルス８２をＢＢＤへ印加
し、その各段に記憶されたアナログ信号なゆっ（つと取
り出すことができる。
ゆっくりした周期でりｐ、クパルス８２をＢＢＤへ印加
し、その各段に記憶されたアナログ信号なゆっ（つと取
り出すことができる。
以上のようにアナログ遅延素子２２からは、低速化され
たアナログ信号が出力されるので、Ａ−Ｄ変換器２３は
高速な演算スピードを有する必要はない。Ａ−Ｄ変換器
２３においてアナログ信号はディジタル信号に変換され
、メモリー２４に記憶される。
たアナログ信号が出力されるので、Ａ−Ｄ変換器２３は
高速な演算スピードを有する必要はない。Ａ−Ｄ変換器
２３においてアナログ信号はディジタル信号に変換され
、メモリー２４に記憶される。
その後、メモリー２４の内容は、アナジグデータ波形の
表示のために供される。
表示のために供される。
第３図は本発明に係る波形記憶回路の他の構成例を示す
図である。第３図の回路は、複数の現象を同時に記憶す
ることができる多チヤンネル入力の波形記憶回路である
。第３図と第２図の違いは、第３図では増幅器とアナロ
グ遅延素子とからなる直列回路を各チャンネル毎に設け
ていること、及び各アナログ遅延素子の出力を選択する
マルチプレクサ５１を設けたことの２点である。その他
の構成は＠２図と同様である。
図である。第３図の回路は、複数の現象を同時に記憶す
ることができる多チヤンネル入力の波形記憶回路である
。第３図と第２図の違いは、第３図では増幅器とアナロ
グ遅延素子とからなる直列回路を各チャンネル毎に設け
ていること、及び各アナログ遅延素子の出力を選択する
マルチプレクサ５１を設けたことの２点である。その他
の構成は＠２図と同様である。
このように構成された＠５図の回路の動作を以下に説明
する。各チャンネル端子ｄ ＝ ｏ Ｋ印加されたアナ
ログデータは、高速でサンプリングされそれぞれアナロ
グ遅延素子４１〜４ｎに一旦記憶される。各アナログ遅
蔦素子４１〜４．０内容は、順次マルチプレクサ５１を
介してＡ−Ｄ変換器５２へ導入され、その後メモリー５
３に記憶される。このように第３図の回路においては、
各チャンネルのアナログ素子に記憶したデータ＆１チャ
ンネルごとにマルチプレクサ５１を介してＡ−Ｄ変換器
５２へ導入することができるので、Ａ−Ｄ変換器の数を
増設する必要はない。更に、この第３図のＡ−Ｄ変換器
５２も第２図のものと同様、高速な演算スピードを必要
としないことから、従来の波形記憶回路と比較して格段
にコストを下げることができる。
する。各チャンネル端子ｄ ＝ ｏ Ｋ印加されたアナ
ログデータは、高速でサンプリングされそれぞれアナロ
グ遅延素子４１〜４ｎに一旦記憶される。各アナログ遅
蔦素子４１〜４．０内容は、順次マルチプレクサ５１を
介してＡ−Ｄ変換器５２へ導入され、その後メモリー５
３に記憶される。このように第３図の回路においては、
各チャンネルのアナログ素子に記憶したデータ＆１チャ
ンネルごとにマルチプレクサ５１を介してＡ−Ｄ変換器
５２へ導入することができるので、Ａ−Ｄ変換器の数を
増設する必要はない。更に、この第３図のＡ−Ｄ変換器
５２も第２図のものと同様、高速な演算スピードを必要
としないことから、従来の波形記憶回路と比較して格段
にコストを下げることができる。
なお、以上に説明したアナログ遅延素子としてのＢＢＤ
は、長期間にわたりアナログ値を正確に保持し続けるこ
とは不向であるため、本発明においては、一時的にＢＢ
Ｄヘアナログ値を取り入れた後にこれを人・Ｄ変換し、
ディジタル値としてメモリーへ記憶させる動作とした。
は、長期間にわたりアナログ値を正確に保持し続けるこ
とは不向であるため、本発明においては、一時的にＢＢ
Ｄヘアナログ値を取り入れた後にこれを人・Ｄ変換し、
ディジタル値としてメモリーへ記憶させる動作とした。
従って、遅延素子へ高速で取り込んだアナログ値は、ア
ナログ的精度を損なわない程度の遅いクー、クパルスで
取り出丁ようにコントシールする必要があることはやむ
を得ないことである。
ナログ的精度を損なわない程度の遅いクー、クパルスで
取り出丁ようにコントシールする必要があることはやむ
を得ないことである。
以上のように本発明によれば、７すｐグ遅蔦素子を用い
ることにより、高速な演算スピードのＡ−Ｄ変換器を必
要とすることなく、速い現象のアナジグ波形を記憶する
ことができる。更Ｋ、マルチプレクサを使用することに
より、多チャンネルの高速現象も普通の演算スピードの
Ａ’Ｄ変換器を１個用いるだけで記憶することができ、
その効果は非常に大きい。
ることにより、高速な演算スピードのＡ−Ｄ変換器を必
要とすることなく、速い現象のアナジグ波形を記憶する
ことができる。更Ｋ、マルチプレクサを使用することに
より、多チャンネルの高速現象も普通の演算スピードの
Ａ’Ｄ変換器を１個用いるだけで記憶することができ、
その効果は非常に大きい。
第１図は２チヤンネルからなる従来の波形記憶回路を示
す図、第２図及び第３図は本発明に係る波形記憶回路を
示す図である。 ２１、！１１〜３ｎ・・・増幅器、２２．４１〜４０・
・・アナログ遅延素子、２５．５２・・・Ａ−Ｄ変換器
、２４．５５・・・メモリー、５１・・・マルチプレク
サ、２５．５４・・・コントー−ラ。 第 １ 例 第 Ｊ’Ｊ
す図、第２図及び第３図は本発明に係る波形記憶回路を
示す図である。 ２１、！１１〜３ｎ・・・増幅器、２２．４１〜４０・
・・アナログ遅延素子、２５．５２・・・Ａ−Ｄ変換器
、２４．５５・・・メモリー、５１・・・マルチプレク
サ、２５．５４・・・コントー−ラ。 第 １ 例 第 Ｊ’Ｊ
Claims (1)
- 【特許請求の範囲】 （１） アナログ信号をサンプリングし、このアナロ
グ信号をディジタル値に変換して記憶する回路において
、 アナログ信号を成る周期Ｔ１でサンプリングしこのサン
プリングした７すｐグ値を一旦記憶する７すｐグ遅延素
子と、このアナログ遅延素子に記憶された信号を前記周
期〒１より長い周期で順次導入しこの信号をディジタル
値に変換して出力するＡ−Ｄ変換器と、とのＡ−Ｄ変換
器の出力を記憶するメモリーと、 を備えた波形記憶回路。 （２） 前記アナログ遅延素子として多数段からなる
ＢＢＤを用いたことをＩ！ＩＰＩＩＰとする特許請求の
範囲第１項記載の波形記憶回路。 （５） アナログ信号をサンプリングし、このアナロ
グ信号をディジタル値に変換して記憶する多チヤンネル
入力の回路において、 アナログ信号を成る周期Ｔ２でサンプリングしこのサン
プリングしたアナジグ値を一旦記憶するアナログ遅延素
子の複数個と、前記それぞれのアナログ遅延素子の出力
を切換えて順次次段へ伝達するマルチプレクサと、この
マルチプレクサの出力を前記周期Ｔ２より長い周期でデ
ィジタル値に変換して出力するＡ−Ｄ変換器と、とのＡ
−Ｄ変換器の出力を記憶するメモリーとを備え複数の７
ナ一グ信号の同時性を損うことなく前記各アナログ信号
を記憶することができる多チヤンネル入力の波形記憶回
路。 （４） 前記アナログ遅延素子として多数段からなる
ＢＢＤを用いたことを特徴とする特許請求の範囲第５項
記載の波形記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181515A JPS5883272A (ja) | 1981-11-12 | 1981-11-12 | 波形記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181515A JPS5883272A (ja) | 1981-11-12 | 1981-11-12 | 波形記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5883272A true JPS5883272A (ja) | 1983-05-19 |
| JPS6128944B2 JPS6128944B2 (ja) | 1986-07-03 |
Family
ID=16102101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56181515A Granted JPS5883272A (ja) | 1981-11-12 | 1981-11-12 | 波形記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883272A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975156A (ja) * | 1982-10-21 | 1984-04-27 | テクトロニクス・インコ−ポレイテツド | デジタル・ストレ−ジ・オシロスコ−プ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553456A (en) * | 1978-06-23 | 1980-01-11 | Toyo Sutoufuaa Chem:Kk | Catalyst component of titanium trichloride and homooor copolymerization of olefin |
-
1981
- 1981-11-12 JP JP56181515A patent/JPS5883272A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553456A (en) * | 1978-06-23 | 1980-01-11 | Toyo Sutoufuaa Chem:Kk | Catalyst component of titanium trichloride and homooor copolymerization of olefin |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975156A (ja) * | 1982-10-21 | 1984-04-27 | テクトロニクス・インコ−ポレイテツド | デジタル・ストレ−ジ・オシロスコ−プ |
| JPS6323507B2 (ja) * | 1982-10-21 | 1988-05-17 | Tektronix Inc |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6128944B2 (ja) | 1986-07-03 |
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