JPS6132848B2 - - Google Patents
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- JPS6132848B2 JPS6132848B2 JP11686980A JP11686980A JPS6132848B2 JP S6132848 B2 JPS6132848 B2 JP S6132848B2 JP 11686980 A JP11686980 A JP 11686980A JP 11686980 A JP11686980 A JP 11686980A JP S6132848 B2 JPS6132848 B2 JP S6132848B2
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- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、データ処理装置に関し、特に、デー
タ処理装置におけるアナログ／デイジタル変換回
路に関する。
タ処理装置におけるアナログ／デイジタル変換回
路に関する。
例えば、精密な温度調節装置等のデータ処理装
置には高精度のアナログ／デイジタル（以下Ａ／
Ｄと略記する）変換器が要求される。
置には高精度のアナログ／デイジタル（以下Ａ／
Ｄと略記する）変換器が要求される。
従来におけるこの種の装置は第１図のように構
成されている。第１図は入力が２、チヤンネルの
場合を示し、図において、１ａ，１ｂは入力切換
スイツチFET、２は入力トランス、３は入力切
換スイツチ駆動用パルストランス、５は増幅器、
６はサンプルホールド用スイツチ、７はサンプル
ホールド用コンデンサ、８はサンプルホールド用
増幅器、９はＡ／Ｄ変換器、１０は制御回路をそ
れぞれ示している。
成されている。第１図は入力が２、チヤンネルの
場合を示し、図において、１ａ，１ｂは入力切換
スイツチFET、２は入力トランス、３は入力切
換スイツチ駆動用パルストランス、５は増幅器、
６はサンプルホールド用スイツチ、７はサンプル
ホールド用コンデンサ、８はサンプルホールド用
増幅器、９はＡ／Ｄ変換器、１０は制御回路をそ
れぞれ示している。
多チヤンネルのアナログ入力を切換えてデータ
処理をする場合には、いわゆるコモンモード電圧
の影響を軽減する為に、図示の如く、入力にトラ
ンスとFETを用いたソリツドステート形入力切
換方式（本出願人の開発に係るISS（Isolated
Solidestate Switch）方式として周知である）の
高信頼性アナログ入力処理装置が実用化されてい
る。
処理をする場合には、いわゆるコモンモード電圧
の影響を軽減する為に、図示の如く、入力にトラ
ンスとFETを用いたソリツドステート形入力切
換方式（本出願人の開発に係るISS（Isolated
Solidestate Switch）方式として周知である）の
高信頼性アナログ入力処理装置が実用化されてい
る。
第１図の装置の動作について説明するに、制御
回路１０の制御線１０１による指令により、パル
ストランス３にパルスを印加して、FET１ｂを
“ON”にする。このときに、入力信号は入力トラ
ンス２の二次側へ入力信号に対応したパルス信号
として出力される。従つて、制御回路１０から制
御線１０２を通して切換スイツチ４を“ON”に
すれば、絶縁された入力信号が増幅器５に入力さ
れ、更に、制御線１０２を介してサンプルホール
ド用スイツチ６を適当なタイミングで“ON”に
することにより、この入力信号はホールド用コン
デンサ７に充電される。その出力はサンプルホー
ルドされた信号として増幅器８よりＡ／Ｄ変換器
９に出力され、制御回路１０より制御線１０３を
介してＡ／Ｄ変換指令を出力すれば、Ａ／Ｄ変換
器９より入力信号に対応した出力信号がデイジタ
ル信号の形で出力される。尚、入力切換用FET
１ａは、FET１ｂの“ON”時間と同じ時間幅で
FET１ｂが“ON”の後に、“ON”にされ、しか
して入力トランス２の磁気的飽和を防止するため
のものである。
回路１０の制御線１０１による指令により、パル
ストランス３にパルスを印加して、FET１ｂを
“ON”にする。このときに、入力信号は入力トラ
ンス２の二次側へ入力信号に対応したパルス信号
として出力される。従つて、制御回路１０から制
御線１０２を通して切換スイツチ４を“ON”に
すれば、絶縁された入力信号が増幅器５に入力さ
れ、更に、制御線１０２を介してサンプルホール
ド用スイツチ６を適当なタイミングで“ON”に
することにより、この入力信号はホールド用コン
デンサ７に充電される。その出力はサンプルホー
ルドされた信号として増幅器８よりＡ／Ｄ変換器
９に出力され、制御回路１０より制御線１０３を
介してＡ／Ｄ変換指令を出力すれば、Ａ／Ｄ変換
器９より入力信号に対応した出力信号がデイジタ
ル信号の形で出力される。尚、入力切換用FET
１ａは、FET１ｂの“ON”時間と同じ時間幅で
FET１ｂが“ON”の後に、“ON”にされ、しか
して入力トランス２の磁気的飽和を防止するため
のものである。
以上説明した従来のシステムにおいて、高精度
のデイジタルデータを得ようとするには、増幅器
５としてゼロドリフト、ゲインドリフトの極めて
小さいものを必要とし、更に、Ａ／Ｄ変換器９の
精度もそれなりに高度のものを必要としていた。
しかしながら、上記条件を満足すべき増幅器及び
Ａ／Ｄ変換器は極端に高価なものとなる欠点があ
つた。
のデイジタルデータを得ようとするには、増幅器
５としてゼロドリフト、ゲインドリフトの極めて
小さいものを必要とし、更に、Ａ／Ｄ変換器９の
精度もそれなりに高度のものを必要としていた。
しかしながら、上記条件を満足すべき増幅器及び
Ａ／Ｄ変換器は極端に高価なものとなる欠点があ
つた。
更にまた、従来の上記システムの構成ではそれ
自体で自己診断は不可能であり、回路の一部に障
害が発生した場合にはデイジタル出力にその障害
による誤差を含む出力を発生する欠点があり、そ
れを阻止するには特別に自己診断回路及び基準電
源を用意しなければならないという欠点があつ
た。
自体で自己診断は不可能であり、回路の一部に障
害が発生した場合にはデイジタル出力にその障害
による誤差を含む出力を発生する欠点があり、そ
れを阻止するには特別に自己診断回路及び基準電
源を用意しなければならないという欠点があつ
た。
本発明は従来の技術に内在する上記諸欠点を解
消する為になされたものであり、従つて、本発明
の目的は、比較的簡単で低価格な構成により、高
価な増幅器及びＡ／Ｄ変換器を使用することな
く、入力信号に対応した高精度のデイジタル出力
を得ることができる新規なデータ処理装置を提供
することにある。
消する為になされたものであり、従つて、本発明
の目的は、比較的簡単で低価格な構成により、高
価な増幅器及びＡ／Ｄ変換器を使用することな
く、入力信号に対応した高精度のデイジタル出力
を得ることができる新規なデータ処理装置を提供
することにある。
本発明の他の目的は、自己診断回路及び基準電
源を特別に用意することなく自己診断を可能とし
た信頼性の高い新規なデータ処理装置を提供する
ことにある。
源を特別に用意することなく自己診断を可能とし
た信頼性の高い新規なデータ処理装置を提供する
ことにある。
本発明の上記目的を達成する為に本発明におい
ては次の如き構成が採られている。即ち、本発明
は、デイジタル信号をアナログ信号に変換する
Ｄ／Ａ変換器と、該Ｄ／Ａ変換器の出力とアナロ
グ入力信号を切換える第１のスイツチと、該第１
のスイツチの出力を増幅する増幅器と、該増幅器
の出力をサンプルホールドするサンプルホールド
回路と、該サンプルホールド回路の出力と前記増
幅器の出力を比較する比較器と、前記増幅器の出
力を前記サンプルホールド回路又は比較器に切換
入力させる第２のスイツチと、前記比較器の出力
を入力として前記Ｄ／Ａ変換器及び前記第１、第
２のスイツチを制御する制御回路とを具備し、ア
ナログ入力信号を前記増幅器により増幅して前記
サンプルホールド回路によりサンプルホールド
し、その後に前記第２のスイツチにより前記増幅
の出力を前記比較器の入力に切換接続して前記
Ｄ／Ａ変換器、第１のスイツチ、増幅器、第２の
スイツチ、比較器及び制御回路による閉回路を形
成し、前記Ｄ／Ａ変換器によりあらかじめ決めら
れた値を前記増幅器を通して前記比較器に出力し
て前記サンプルホールドした値と逐次比較し、前
記制御回路は前記Ｄ／Ａ変換器を制御して前記サ
ンプルホールドしたアナログ値に対応するデイジ
タル信号を出力することを特徴としたデータ処理
装置、である。
ては次の如き構成が採られている。即ち、本発明
は、デイジタル信号をアナログ信号に変換する
Ｄ／Ａ変換器と、該Ｄ／Ａ変換器の出力とアナロ
グ入力信号を切換える第１のスイツチと、該第１
のスイツチの出力を増幅する増幅器と、該増幅器
の出力をサンプルホールドするサンプルホールド
回路と、該サンプルホールド回路の出力と前記増
幅器の出力を比較する比較器と、前記増幅器の出
力を前記サンプルホールド回路又は比較器に切換
入力させる第２のスイツチと、前記比較器の出力
を入力として前記Ｄ／Ａ変換器及び前記第１、第
２のスイツチを制御する制御回路とを具備し、ア
ナログ入力信号を前記増幅器により増幅して前記
サンプルホールド回路によりサンプルホールド
し、その後に前記第２のスイツチにより前記増幅
の出力を前記比較器の入力に切換接続して前記
Ｄ／Ａ変換器、第１のスイツチ、増幅器、第２の
スイツチ、比較器及び制御回路による閉回路を形
成し、前記Ｄ／Ａ変換器によりあらかじめ決めら
れた値を前記増幅器を通して前記比較器に出力し
て前記サンプルホールドした値と逐次比較し、前
記制御回路は前記Ｄ／Ａ変換器を制御して前記サ
ンプルホールドしたアナログ値に対応するデイジ
タル信号を出力することを特徴としたデータ処理
装置、である。
以下、本発明をその良好な一実施例について図
面を参照しながら具体的に説明しよう。
面を参照しながら具体的に説明しよう。
第２図は本発明の一実施例を示すブロツク構成
図、第３図はその動作タイムチヤートである。図
において、第１図と同じ参照番号にて示す要素は
第１図と同じ要素である。参照番号４ａ，４ｂは
増幅器５に入力する入力信号を切換えるスイツ
チ、、６ａ，６ｂは増幅器５の出力をコンデンサ
７及び増幅器８により構成されるサンプルホール
ド回路か又は後述の比較器１１に切換え接続する
スイツチ、１１は比較器、１２は制御回路、１２
１はパルストランス３の制御線、１２２はスイツ
チ４ａ，４ｂ及び６ａ，６ｂの制御線、１２３は
デイジタル信号の出力線、１３はデイジタル／ア
ナログ（以下Ｄ／Ａと略記する）変換器をそれぞ
れ示している。各要素は図示の如く接続されてい
る。
図、第３図はその動作タイムチヤートである。図
において、第１図と同じ参照番号にて示す要素は
第１図と同じ要素である。参照番号４ａ，４ｂは
増幅器５に入力する入力信号を切換えるスイツ
チ、、６ａ，６ｂは増幅器５の出力をコンデンサ
７及び増幅器８により構成されるサンプルホール
ド回路か又は後述の比較器１１に切換え接続する
スイツチ、１１は比較器、１２は制御回路、１２
１はパルストランス３の制御線、１２２はスイツ
チ４ａ，４ｂ及び６ａ，６ｂの制御線、１２３は
デイジタル信号の出力線、１３はデイジタル／ア
ナログ（以下Ｄ／Ａと略記する）変換器をそれぞ
れ示している。各要素は図示の如く接続されてい
る。
次に、第２図に示した本発明の一実施例の動作
を第３図のタイムチヤートを用いて説明する。第
１図で説明したと同様に、制御回路１２から制御
線１２１を介してパルストランス３に制御信号を
送ることにより、FET１ｂを“ON”にすると、
入力信号は入力トランス２の二次側に入力信号に
対応したパルス信号を出力する。この時制御線１
２２により切換スイツチ４ａを“ON”にすれば
絶縁された入力信号が増幅器５に入力され、ここ
で適宜のレベルに増幅される。ここで制御線１２
２によりサンプルホールド用スイツチ６ａを適当
なタイミングで“ON”にすれば、増幅された入
力信号はホールド用、コンデンサ７に充電され、
その出力はサンプルホールドされた信号として増
幅器８より出力される。
を第３図のタイムチヤートを用いて説明する。第
１図で説明したと同様に、制御回路１２から制御
線１２１を介してパルストランス３に制御信号を
送ることにより、FET１ｂを“ON”にすると、
入力信号は入力トランス２の二次側に入力信号に
対応したパルス信号を出力する。この時制御線１
２２により切換スイツチ４ａを“ON”にすれば
絶縁された入力信号が増幅器５に入力され、ここ
で適宜のレベルに増幅される。ここで制御線１２
２によりサンプルホールド用スイツチ６ａを適当
なタイミングで“ON”にすれば、増幅された入
力信号はホールド用、コンデンサ７に充電され、
その出力はサンプルホールドされた信号として増
幅器８より出力される。
続いて、制御線１２２によりスイツチ４ａ，６
ａを“OFF”にしてスイツチ４ｂ，６ｂを
“ON”にする。その際には、Ｄ／Ａ変換器１３、
スイツチ４ｂ、増幅器５、スイツチ６ｂ、比較器
１１及び制御回路１２を通り、再びＤ／Ａ変換器
１３へと至る閉回路が形成される。制御回路１２
は、前記閉回路を通してＤ／Ａ変換器１３を駆動
し、第３図ａに示される如く、Ｄ／Ａ変換器１３
からあらかじめ定められたアナログ値を出力さ
せ、それを前記の如くサンプルホールドされた入
力信号と比較器１１により比較するようにＤ／Ａ
変換器１３を制御する。比較器１１の出力は制御
回路１２に入力され、制御回路１２において、
Ｄ／Ａ変換器１３が出力中の信号がサンプルホー
ルドされた信号に対して大きいか、小さいかが判
別され、最上位桁のデイジタル値が１か０か決定
され、次に今決定された最上位桁と共に最上位の
次の桁が出力されて比較器１１に入力され、順次
最下位桁まで比較が行われ、逐次比較される。し
かして、制御回路１２の出力線１２３にはアナロ
グ入力信号に対応した高精度のデイジタル信号が
出力される。
ａを“OFF”にしてスイツチ４ｂ，６ｂを
“ON”にする。その際には、Ｄ／Ａ変換器１３、
スイツチ４ｂ、増幅器５、スイツチ６ｂ、比較器
１１及び制御回路１２を通り、再びＤ／Ａ変換器
１３へと至る閉回路が形成される。制御回路１２
は、前記閉回路を通してＤ／Ａ変換器１３を駆動
し、第３図ａに示される如く、Ｄ／Ａ変換器１３
からあらかじめ定められたアナログ値を出力さ
せ、それを前記の如くサンプルホールドされた入
力信号と比較器１１により比較するようにＤ／Ａ
変換器１３を制御する。比較器１１の出力は制御
回路１２に入力され、制御回路１２において、
Ｄ／Ａ変換器１３が出力中の信号がサンプルホー
ルドされた信号に対して大きいか、小さいかが判
別され、最上位桁のデイジタル値が１か０か決定
され、次に今決定された最上位桁と共に最上位の
次の桁が出力されて比較器１１に入力され、順次
最下位桁まで比較が行われ、逐次比較される。し
かして、制御回路１２の出力線１２３にはアナロ
グ入力信号に対応した高精度のデイジタル信号が
出力される。
以上説明したように、本実施例によれば、入力
信号もＤ／Ａ変換器１３から出力される基準信号
も共に同一の増幅器５により増幅されるので、増
幅器５にゼロドリフト、ゲインドリフト、その他
の障害があつたとしても比較器１１の両入力端に
はそれらは同じ変化として現われる。従つて、増
幅器５のドリフトその他の悪影響が全然現われな
いから、増幅器５として低価格の増幅器を用いる
ことができる。
信号もＤ／Ａ変換器１３から出力される基準信号
も共に同一の増幅器５により増幅されるので、増
幅器５にゼロドリフト、ゲインドリフト、その他
の障害があつたとしても比較器１１の両入力端に
はそれらは同じ変化として現われる。従つて、増
幅器５のドリフトその他の悪影響が全然現われな
いから、増幅器５として低価格の増幅器を用いる
ことができる。
次に自己診断動作及び自動較正動作について説
明するに、先づ、制御回路１２により、スイツチ
４ａ，６ｂをそれぞれ“OFF”に、スイツチ４
ｂ，６ａをそれぞれ“ON”にする。この状態で
Ｄ／Ａ変換器１３からゼロボルト電圧を出力し、
それを増幅器５を通してコンデンサ７及び増幅器
８により構成されるサンプルホールド回路にてサ
ンプルホールドする。次に、スイツチ６ａを
“OFF”、スイツチ６ｂを“ON”にして、スイツ
チ４ｂ、増幅器５、スイツチ６ｂ、比較器１１、
制御回路１２、Ｄ／Ａ変換器１３より成る閉回路
を形成し、前述したと同様に、制御回路１２によ
りＤ／Ａ変換器１３を制御し、第３図ｂに示す如
く、逐次比較する。続いて、スイツチ４ａ，６ｂ
を“OFF”、スイツチ４ｂ，６ａを“ON”にし
て、Ｄ／Ａ変換器１３からスパン（フルスケー
ル、例えば20ミリボルト）を出力し、前記と同様
にしてサンプルホールドする。次に、スイツチ６
ａを“OFF”、スイツチ６ｂを“ON”にして前
記と同様の閉回路を形成し、制御回路１２により
Ｄ／Ａ変換器１３を制御して比較器１１と制御回
路１２により逐次比較する。上記の逐次比較の結
果、制御回路１２内で得られたデータと、前記
Ｄ／Ａ変換器１３へ出力した値とが制御回路１２
内で比較される。両者の差が本装置に許容される
限度内であれば、第２図の回路の各要素（増幅器
５，８、コンデンサ７、比較器１１）に障害が無
く、もし、差が許容される限度以上であれば、い
ずれかの要素に障害が発生していることになり、
外部に警報し、自己診断が完了する。
明するに、先づ、制御回路１２により、スイツチ
４ａ，６ｂをそれぞれ“OFF”に、スイツチ４
ｂ，６ａをそれぞれ“ON”にする。この状態で
Ｄ／Ａ変換器１３からゼロボルト電圧を出力し、
それを増幅器５を通してコンデンサ７及び増幅器
８により構成されるサンプルホールド回路にてサ
ンプルホールドする。次に、スイツチ６ａを
“OFF”、スイツチ６ｂを“ON”にして、スイツ
チ４ｂ、増幅器５、スイツチ６ｂ、比較器１１、
制御回路１２、Ｄ／Ａ変換器１３より成る閉回路
を形成し、前述したと同様に、制御回路１２によ
りＤ／Ａ変換器１３を制御し、第３図ｂに示す如
く、逐次比較する。続いて、スイツチ４ａ，６ｂ
を“OFF”、スイツチ４ｂ，６ａを“ON”にし
て、Ｄ／Ａ変換器１３からスパン（フルスケー
ル、例えば20ミリボルト）を出力し、前記と同様
にしてサンプルホールドする。次に、スイツチ６
ａを“OFF”、スイツチ６ｂを“ON”にして前
記と同様の閉回路を形成し、制御回路１２により
Ｄ／Ａ変換器１３を制御して比較器１１と制御回
路１２により逐次比較する。上記の逐次比較の結
果、制御回路１２内で得られたデータと、前記
Ｄ／Ａ変換器１３へ出力した値とが制御回路１２
内で比較される。両者の差が本装置に許容される
限度内であれば、第２図の回路の各要素（増幅器
５，８、コンデンサ７、比較器１１）に障害が無
く、もし、差が許容される限度以上であれば、い
ずれかの要素に障害が発生していることになり、
外部に警報し、自己診断が完了する。
また、上記のようにＤ／Ａ変換器１３へ出力し
た値とＤ／Ａ変換器１３の出力を逐次比較した値
のゼロ、スパンにおける差が明確になるので、こ
の値、をアナログ入力信号をＡ／Ｄ変換した値、
すなわち、測定値に補正することができる。前記
自己診断においてゼロ及びスパンにおける差をＤ
Z，ＤSとし、測定値をＡ、スパンをＡSとすれば
Ａ＋ＤZでゼロが補正され、Ａ＋Ａ／ＡＳＤSでスパン が補正される。このような補正演算を行えば、よ
り高精度なデイジタル信号が得られ、ゼロ、スパ
ンの自動較正が可能となる。
た値とＤ／Ａ変換器１３の出力を逐次比較した値
のゼロ、スパンにおける差が明確になるので、こ
の値、をアナログ入力信号をＡ／Ｄ変換した値、
すなわち、測定値に補正することができる。前記
自己診断においてゼロ及びスパンにおける差をＤ
Z，ＤSとし、測定値をＡ、スパンをＡSとすれば
Ａ＋ＤZでゼロが補正され、Ａ＋Ａ／ＡＳＤSでスパン が補正される。このような補正演算を行えば、よ
り高精度なデイジタル信号が得られ、ゼロ、スパ
ンの自動較正が可能となる。
尚、制御回路１２の代りにマイクロコンピユー
タ等を使用することができる。
タ等を使用することができる。
本発明は以上の如く構成され、作用するもので
あり、本発明によれば、高価な増幅器及びＡ／Ｄ
変換器を使用しないで、比較的ドリフトが大きい
低価格の増幅器及びＡ／Ｄ変換器よりも簡単で低
価格のＤ／Ａ変換器を使用して入力信号に対応し
た高精度のデイジタル出力を容易にしかも廉価な
構成で得ることができる。
あり、本発明によれば、高価な増幅器及びＡ／Ｄ
変換器を使用しないで、比較的ドリフトが大きい
低価格の増幅器及びＡ／Ｄ変換器よりも簡単で低
価格のＤ／Ａ変換器を使用して入力信号に対応し
た高精度のデイジタル出力を容易にしかも廉価な
構成で得ることができる。
本発明によれば、また、自己診断回路を特別に
設けることなく、自己診断を可能とした高精度の
信頼性の高いＡ／Ｄ変換器を容易に構成すること
ができる。
設けることなく、自己診断を可能とした高精度の
信頼性の高いＡ／Ｄ変換器を容易に構成すること
ができる。
第１図は従来のこの種データ処理装置の構成例
を示す図、第２図は本発明に係るデータ処理装置
の一実施例を示すブロツク構成図、第３図ａ，ｂ
は第２図に示した一実施例の動作タイムチヤート
である。 １ａ，１ｂ…FET、２…入力トランス、３…
パルストランス、４，４ａ，４ｂ，６，６ａ，６
ｂ…スイツチ、５，８…増幅器、７…コンデン
サ、９…Ａ／Ｄ変換器、１０，１２…制御回路、
１１…比較器、１３…Ｄ／Ａ変換器。
を示す図、第２図は本発明に係るデータ処理装置
の一実施例を示すブロツク構成図、第３図ａ，ｂ
は第２図に示した一実施例の動作タイムチヤート
である。 １ａ，１ｂ…FET、２…入力トランス、３…
パルストランス、４，４ａ，４ｂ，６，６ａ，６
ｂ…スイツチ、５，８…増幅器、７…コンデン
サ、９…Ａ／Ｄ変換器、１０，１２…制御回路、
１１…比較器、１３…Ｄ／Ａ変換器。
Claims (1)
- 【特許請求の範囲】 １ デイジタル信号をアナログ信号に変換する
Ｄ／Ａ変換器と、該Ｄ／Ａ変換器の出力とアナロ
グ入力信号を切換える第１のスイツチと、該第１
のスイツチの出力を増幅する増幅器と、該増幅器
の出力をサンプルホールドするサンプルホールド
回路と、該サンプルホールド回路の出力と前記増
幅器の出力を比較する比較器と、前記増幅器の出
力を前記サンプルホールド回路又は比較器に切換
入力させる第２のスイツチと、前記比較器の出力
を入力として前記Ｄ／Ａ変換器及び前記第１、第
２のスイツチを制御する制御回路とを具備し、ア
ナログ入力信号を前記増幅器により増幅して前記
サンプルホールド回路によりサンプルホールド
し、その後に前記第２のスイツチにより前記増幅
器の出力を前記比較器の入力に切換接続して前記
Ｄ／Ａ変換器、第１のスイツチ、増幅器、第２の
スイツチ、比較器及び制御回路による閉回路を形
成し、前記Ｄ／Ａ変換器によりあらかじめ決めら
れた値を前記増幅器を通して前記比較器に出力し
て前記サンプルホールドした値と逐次比較し、前
記制御回路は前記Ｄ／Ａ変換器を制御して前記サ
ンプルホールドしたアナログ値に対応するデイジ
タル信号を出力することを特徴としたデータ処理
装置。 ２ 前記制御回路は、マイクロコンピユータであ
ることを更に特徴とする特許請求の範囲第１項記
載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11686980A JPS5741033A (en) | 1980-08-25 | 1980-08-25 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11686980A JPS5741033A (en) | 1980-08-25 | 1980-08-25 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5741033A JPS5741033A (en) | 1982-03-06 |
| JPS6132848B2 true JPS6132848B2 (ja) | 1986-07-30 |
Family
ID=14697636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11686980A Granted JPS5741033A (en) | 1980-08-25 | 1980-08-25 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5741033A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427000A (en) * | 1987-07-23 | 1989-01-30 | Sanyo Electric Co | Escape guiding device |
-
1980
- 1980-08-25 JP JP11686980A patent/JPS5741033A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5741033A (en) | 1982-03-06 |
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