JP2578857B2 - 積分型ａ／ｄ変換器 - Google Patents
積分型ａ／ｄ変換器Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は積分型A/D変換器に関し、特に、重量等の物
理量の計測に好適の積分型A/D変換器に関する。
理量の計測に好適の積分型A/D変換器に関する。
［従来の技術］ 一般に積分型A/D変換器は、他の変換方式に比較し
て、変換速度は遅いが直線性誤差が少ないので、計測分
野において広く使用されている。
て、変換速度は遅いが直線性誤差が少ないので、計測分
野において広く使用されている。
第５図は、この種の従来の積分型A/D変換器（デュア
ルスロープ型）を示す回路図、第７図は縦軸に積分器１
の出力をとってその動作を説明するためのグラフ図であ
る。従来の積分型A/D変換器においては、先ず、第７図
の第１ステップにおいて、自動ゼロ補償を行う。この期
間はコントロール回路22がスイッチS1、S2をオフ、スイ
ッチSAZ1、SAZ2をオンにし、この期間の開始時にカウン
タ及びラッチ回路５のカウンタをゼロにリセットする。
第６図はこの場合のA/D変換器の回路構成を抽出して示
す。また、第８図には第６図に示す回路の各点a,b,cの
電位を示す。なお、第８図中IBはオペアンプ10のバイア
ス電流である。
ルスロープ型）を示す回路図、第７図は縦軸に積分器１
の出力をとってその動作を説明するためのグラフ図であ
る。従来の積分型A/D変換器においては、先ず、第７図
の第１ステップにおいて、自動ゼロ補償を行う。この期
間はコントロール回路22がスイッチS1、S2をオフ、スイ
ッチSAZ1、SAZ2をオンにし、この期間の開始時にカウン
タ及びラッチ回路５のカウンタをゼロにリセットする。
第６図はこの場合のA/D変換器の回路構成を抽出して示
す。また、第８図には第６図に示す回路の各点a,b,cの
電位を示す。なお、第８図中IBはオペアンプ10のバイア
ス電流である。
スイッチSAZ1がオンであるので、積分器１の入力端は
GND（接地）に接続されてOVになる。また、スイッチS
AZ2がオンであるので、積分器１及び比較器２により構
成される系の利得は１倍である。このため、積分器１の
入力オフセット電圧VOS1はそのまま比較器２の出力端に
現れ、この出力端に接続されたコンデンサCAZに蓄えら
れる。そして、このコンデンサCAZに蓄えられた電圧
（ｃ点の電位）は入力オフセット電圧VOS1と同電圧であ
る。
GND（接地）に接続されてOVになる。また、スイッチS
AZ2がオンであるので、積分器１及び比較器２により構
成される系の利得は１倍である。このため、積分器１の
入力オフセット電圧VOS1はそのまま比較器２の出力端に
現れ、この出力端に接続されたコンデンサCAZに蓄えら
れる。そして、このコンデンサCAZに蓄えられた電圧
（ｃ点の電位）は入力オフセット電圧VOS1と同電圧であ
る。
また積分器１を構成するオペアンプ10の利得が大きい
ので、積分器１の出力は次段の比較器２の入力オフセッ
ト電圧VOS2と同電位（ｂ点の電位）になる。自動ゼロ補
償期間中の積分用コンデンサＣのチャージ電圧EC［（ａ
点の電位）−（ｂ点の電位）］はEC＝VOS2である［第８
図参照］。一定時間が経過したことがカウンタ及びラッ
チ回路５のカウンタにより計測されると、コントロール
回路22がスイッチS1，S2，SAZ1，SAZ2を切換えることに
より、第１ステップは終了する。
ので、積分器１の出力は次段の比較器２の入力オフセッ
ト電圧VOS2と同電位（ｂ点の電位）になる。自動ゼロ補
償期間中の積分用コンデンサＣのチャージ電圧EC［（ａ
点の電位）−（ｂ点の電位）］はEC＝VOS2である［第８
図参照］。一定時間が経過したことがカウンタ及びラッ
チ回路５のカウンタにより計測されると、コントロール
回路22がスイッチS1，S2，SAZ1，SAZ2を切換えることに
より、第１ステップは終了する。
次に、第２ステップにおいては、入力電圧Vinを積分
する。この期間はコントロール回路22がスイッチS2，S
AZ1，SAZ2をオフ、スイッチS1をオンにし、この期間の
開始時にカウンタ及びラッチ回路５のカウンタをゼロに
リセットする。入力電圧Vinが正の場合には、積分器１
の出力電圧は負方向に直線的に増加する。第１ステップ
の自動ゼロ補償動作により、この期間の開始時には積分
器１の出力電圧はOVではなく、比較器２の入力オフセッ
ト電圧VOS2である［第８図参照］。カウンタ及びラッチ
回路５のカウンタにより入力電圧Vinを積分した時間が
一定時間tinに達したことが計測されると、第２ステッ
プは終了する。
する。この期間はコントロール回路22がスイッチS2，S
AZ1，SAZ2をオフ、スイッチS1をオンにし、この期間の
開始時にカウンタ及びラッチ回路５のカウンタをゼロに
リセットする。入力電圧Vinが正の場合には、積分器１
の出力電圧は負方向に直線的に増加する。第１ステップ
の自動ゼロ補償動作により、この期間の開始時には積分
器１の出力電圧はOVではなく、比較器２の入力オフセッ
ト電圧VOS2である［第８図参照］。カウンタ及びラッチ
回路５のカウンタにより入力電圧Vinを積分した時間が
一定時間tinに達したことが計測されると、第２ステッ
プは終了する。
次いで、第３ステップにおいては、基準電圧源３の電
圧（−VREF）を積分する。この期間はコントロール回路
22がスイッチS1，SAZ1，SAZ2をオフ、スイッチS2をオン
とし、この期間の開始時にカウンタ及びラッチ回路５の
カウンタをゼロにリセットする。この期間は基準電圧源
３の電圧（−VREF）が負であるので、積分器１の出力電
圧は正方向に直線的に増加する。そして、積分器１の出
力電圧が比較器２の比較電圧に到達すると、計数を停止
し、第３ステップは終了する。
圧（−VREF）を積分する。この期間はコントロール回路
22がスイッチS1，SAZ1，SAZ2をオフ、スイッチS2をオン
とし、この期間の開始時にカウンタ及びラッチ回路５の
カウンタをゼロにリセットする。この期間は基準電圧源
３の電圧（−VREF）が負であるので、積分器１の出力電
圧は正方向に直線的に増加する。そして、積分器１の出
力電圧が比較器２の比較電圧に到達すると、計数を停止
し、第３ステップは終了する。
積分器１の出力電圧は、その定電流特性により積分電
圧とは無関係に一定のスロープで変化する。従って、基
準電圧の積分時間がtrefであったとすると、下記第
（１）式が成立する。
圧とは無関係に一定のスロープで変化する。従って、基
準電圧の積分時間がtrefであったとすると、下記第
（１）式が成立する。
第（１）式から時間trefは入力信号Vinに比例すること
が明らかである。時間tin，trefをカウンタ及びラッチ
回路５のカウンタにより計測して、時間trefに対応する
カウント数に基いて入力電圧Vinに対するデジタル出力
を出力端子８に出力する。なお、積分器１の出力電圧は
第８図に示すように、電圧VOS2から始まって電圧VOS2で
１変換が終了するので、オフセットによる誤差を補償す
ることができる。
が明らかである。時間tin，trefをカウンタ及びラッチ
回路５のカウンタにより計測して、時間trefに対応する
カウント数に基いて入力電圧Vinに対するデジタル出力
を出力端子８に出力する。なお、積分器１の出力電圧は
第８図に示すように、電圧VOS2から始まって電圧VOS2で
１変換が終了するので、オフセットによる誤差を補償す
ることができる。
一般にA/D変換器は、単独で使用されることはなく、
その周辺回路を必要とする。第９図は自然界に存在する
音声、温度、風力、風速、流量、流速、圧力、重量及び
速度等の物理量をなんらかのトランスジューサにより電
気信号に変換し、これをA/D変換する物理量変換装置の
一般的な回路構成を示すブロック図である。物理量14a
はトランスジューサ15により電気信号に変換され、この
信号は周辺回路16を介してA/D変換回路23に入力され
て、A/D変換される。従来の積分型A/D変換器は積分器
１、比較器２、カウンタ及びラッチ回路５並びに自動ゼ
ロ補償回路６（第５図参照）等を有する積分型A/D変換
回路23と、コントロール回路22とから構成される。前述
の如く、積分型A/D変換回路23はコントロール回路22の
信号に基いて自動ゼロオフセット補償をする。また、周
辺回路16はコントロール回路24により、A/D変換回路23
とは別個に自動ゼロオフセット補償される。
その周辺回路を必要とする。第９図は自然界に存在する
音声、温度、風力、風速、流量、流速、圧力、重量及び
速度等の物理量をなんらかのトランスジューサにより電
気信号に変換し、これをA/D変換する物理量変換装置の
一般的な回路構成を示すブロック図である。物理量14a
はトランスジューサ15により電気信号に変換され、この
信号は周辺回路16を介してA/D変換回路23に入力され
て、A/D変換される。従来の積分型A/D変換器は積分器
１、比較器２、カウンタ及びラッチ回路５並びに自動ゼ
ロ補償回路６（第５図参照）等を有する積分型A/D変換
回路23と、コントロール回路22とから構成される。前述
の如く、積分型A/D変換回路23はコントロール回路22の
信号に基いて自動ゼロオフセット補償をする。また、周
辺回路16はコントロール回路24により、A/D変換回路23
とは別個に自動ゼロオフセット補償される。
第10図は、物理量が具体的に重量である場合にこの重
量をA/D変換する重量変換装置の回路構成を示すブロッ
ク図である。ロードセル18は重量14bを抵抗値に変換
し、抵抗−電圧変換回路19はこの抵抗値の変化量を電圧
に変換する。この電圧は数mV以下と小さいので、増幅器
（図示せず）により所定のレベルに増幅する。この場合
に、抵抗−電圧変換回路19の出力インピーダンスが増幅
器の入力インピーダンスに比して充分低いときは特には
問題にならないが、一般的には、抵抗−電圧変換回路19
の出力インピーダンスが高くインピーダンスのミスマッ
チによる誤差が発生する。これを防止するために、イン
ピーダンス変換回路20が使用される。そして、増幅器の
増幅量は利得調整回路21により、被測定物の重量に基き
調整されて、積分型A/D変換回路23には所定の範囲のレ
ベルのアナログ信号が入力される。A/D変換回路23はこ
のアナログ信号をA/D変換して出力する。これにより、
軽量物から重量物まで広範囲にわたり重量をデジタル信
号として出力することが可能である。なお、インピーダ
ンス変換回路20及び利得調整回路21はコントロール回路
24により制御されて自動ゼロオフセット補償をする。
量をA/D変換する重量変換装置の回路構成を示すブロッ
ク図である。ロードセル18は重量14bを抵抗値に変換
し、抵抗−電圧変換回路19はこの抵抗値の変化量を電圧
に変換する。この電圧は数mV以下と小さいので、増幅器
（図示せず）により所定のレベルに増幅する。この場合
に、抵抗−電圧変換回路19の出力インピーダンスが増幅
器の入力インピーダンスに比して充分低いときは特には
問題にならないが、一般的には、抵抗−電圧変換回路19
の出力インピーダンスが高くインピーダンスのミスマッ
チによる誤差が発生する。これを防止するために、イン
ピーダンス変換回路20が使用される。そして、増幅器の
増幅量は利得調整回路21により、被測定物の重量に基き
調整されて、積分型A/D変換回路23には所定の範囲のレ
ベルのアナログ信号が入力される。A/D変換回路23はこ
のアナログ信号をA/D変換して出力する。これにより、
軽量物から重量物まで広範囲にわたり重量をデジタル信
号として出力することが可能である。なお、インピーダ
ンス変換回路20及び利得調整回路21はコントロール回路
24により制御されて自動ゼロオフセット補償をする。
［発明が解決しようとする問題点］ ところで、上述した従来の積分型A/D変換器とインピ
ーダンス変換回路及び利得調整回路等とにより重量等の
計測用システムを構成する場合、精度向上のために、A/
D変換器のみならず、周辺回路のオフセットエラーも補
償する必要がある。しかも、このオフセットエラーの補
償は、高精度を出すためには、周辺回路のオフセットエ
ラー補償と積分型A/D変換器のオフセットエラー補償と
を同時に実施することが好ましい。
ーダンス変換回路及び利得調整回路等とにより重量等の
計測用システムを構成する場合、精度向上のために、A/
D変換器のみならず、周辺回路のオフセットエラーも補
償する必要がある。しかも、このオフセットエラーの補
償は、高精度を出すためには、周辺回路のオフセットエ
ラー補償と積分型A/D変換器のオフセットエラー補償と
を同時に実施することが好ましい。
しかしながら、従来の積分型A/D変換器の動作シーケ
ンスはこれを外部から知ることができないので、周辺回
路のオフセットエラー補償はコントロール回路24によ
り、積分型A/D変換器のオフセットエラー補償とは別個
に独立して行っている。このように、周辺回路において
はA/D変換器の動作シーケンスにタイミングを合わせた
オフセットエラー補償をすることができない。このた
め、周辺回路のオフセットエラーは完全には補償され
ず、A/D変換器の出力はオフセットエラーを含んだもの
となってしまう。従って、高精度の測定をするために
は、高価な低オフセット増幅器を使用する必要があると
いう問題点がある。
ンスはこれを外部から知ることができないので、周辺回
路のオフセットエラー補償はコントロール回路24によ
り、積分型A/D変換器のオフセットエラー補償とは別個
に独立して行っている。このように、周辺回路において
はA/D変換器の動作シーケンスにタイミングを合わせた
オフセットエラー補償をすることができない。このた
め、周辺回路のオフセットエラーは完全には補償され
ず、A/D変換器の出力はオフセットエラーを含んだもの
となってしまう。従って、高精度の測定をするために
は、高価な低オフセット増幅器を使用する必要があると
いう問題点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、外部に接触されたインピーダンス変換回路及び利得
調整回路等の周辺回路のオフセットエラーの補償も容易
に実施することができ、高精度のデジタル信号を得るこ
とができる積分型A/D変換器を提供することを目的とす
る。
て、外部に接触されたインピーダンス変換回路及び利得
調整回路等の周辺回路のオフセットエラーの補償も容易
に実施することができ、高精度のデジタル信号を得るこ
とができる積分型A/D変換器を提供することを目的とす
る。
［問題点を解決するための手段］ 本発明に係る積分型A/D変換器は、自動ゼロオフセッ
ト補償回路を有する積分型A/D変換器において、自動ゼ
ロオフセット補償期間、入力アナログ信号積分期間及び
基準電圧積分期間を制御するコントロール回路と、この
コントロール回路から自動ゼロオフセット補償期間であ
ることを識別する識別信号が出力される外部出力端子と
を有し、周辺回路のオフセット補償を前記識別信号を用
いて、前記A/D変換器と同期しておこなうことを特徴と
する。
ト補償回路を有する積分型A/D変換器において、自動ゼ
ロオフセット補償期間、入力アナログ信号積分期間及び
基準電圧積分期間を制御するコントロール回路と、この
コントロール回路から自動ゼロオフセット補償期間であ
ることを識別する識別信号が出力される外部出力端子と
を有し、周辺回路のオフセット補償を前記識別信号を用
いて、前記A/D変換器と同期しておこなうことを特徴と
する。
［作用］ 本発明においては、自動ゼロオフセット補償期間、入
力アナログ信号積分期間及び基準電圧積分期間を制御す
るコントロール回路は、自動ゼロオフセット補償期間中
に、この自動ゼロオフセット補償期間であることを識別
する識別信号を外部出力端子に出力する。これにより、
外部の周辺回路はこの識別信号に基いて、積分器等の内
部回路の自動ゼロオフセット補償期間にタイミングを合
わせて自己の自動ゼロオフセット補償をすることができ
る。このため、外部周辺回路のオフセットエラーは積分
型A/D変換器の１回のA/D変換毎に確実に補償されるの
で、デジタル出力の精度が向上する。
力アナログ信号積分期間及び基準電圧積分期間を制御す
るコントロール回路は、自動ゼロオフセット補償期間中
に、この自動ゼロオフセット補償期間であることを識別
する識別信号を外部出力端子に出力する。これにより、
外部の周辺回路はこの識別信号に基いて、積分器等の内
部回路の自動ゼロオフセット補償期間にタイミングを合
わせて自己の自動ゼロオフセット補償をすることができ
る。このため、外部周辺回路のオフセットエラーは積分
型A/D変換器の１回のA/D変換毎に確実に補償されるの
で、デジタル出力の精度が向上する。
［実施例］ 以上、添付の図面を参照して本発明の実施例について
説明する。第１図は本発明の実施例に係る積分型A/D変
換器11を示す回路図である。積分器１はオペアンプ10
と、このオペアンプ10の出力端と反転端子との間に接続
されるコンデンサＣと、オペアンプ10の反転端子との間
に接続される抵抗Ｒとにより構成される。積分器１の抵
抗Ｒと積分型A/D変換器11の入力端子７との間にはスイ
ッチS1が設けられており、また抵抗ＲとスイッチS1との
接続点はスイッチS2を介して基準電圧源３に接続されて
いる。これにより、オペアンプ10の反転端子にはスイッ
チS1がオンの場合に、入力端子７から入力されるアナロ
グ信号が抵抗Ｒを介して入力され、スイッチS2がオンの
場合には、基準電圧源３の電圧（−VREF）が抵抗Ｒを介
して印加される。また、オペアンプ10の非反転端子と接
地との間にはコンデンサCAZが接続されている。
説明する。第１図は本発明の実施例に係る積分型A/D変
換器11を示す回路図である。積分器１はオペアンプ10
と、このオペアンプ10の出力端と反転端子との間に接続
されるコンデンサＣと、オペアンプ10の反転端子との間
に接続される抵抗Ｒとにより構成される。積分器１の抵
抗Ｒと積分型A/D変換器11の入力端子７との間にはスイ
ッチS1が設けられており、また抵抗ＲとスイッチS1との
接続点はスイッチS2を介して基準電圧源３に接続されて
いる。これにより、オペアンプ10の反転端子にはスイッ
チS1がオンの場合に、入力端子７から入力されるアナロ
グ信号が抵抗Ｒを介して入力され、スイッチS2がオンの
場合には、基準電圧源３の電圧（−VREF）が抵抗Ｒを介
して印加される。また、オペアンプ10の非反転端子と接
地との間にはコンデンサCAZが接続されている。
オペアンプ10の出力端は比較器２の反転端子に接続さ
れ、比較器２の非反転端子は接地されている。比較器２
の出力端はコントロール回路４に接続されると共に、ス
イッチSAZ1を介してオペアンプ10の非反転端子にも接続
されている。これにより、比較器２の出力端はスイッチ
SAZ1がオンの場合にオペアンプ10の非反転端子に接続さ
れると共に、コンデンサCAZを介して接地される。スイ
ッチSAZ1及びコンデンサCAZにより自動ゼロ補償回路６
が構成される。
れ、比較器２の非反転端子は接地されている。比較器２
の出力端はコントロール回路４に接続されると共に、ス
イッチSAZ1を介してオペアンプ10の非反転端子にも接続
されている。これにより、比較器２の出力端はスイッチ
SAZ1がオンの場合にオペアンプ10の非反転端子に接続さ
れると共に、コンデンサCAZを介して接地される。スイ
ッチSAZ1及びコンデンサCAZにより自動ゼロ補償回路６
が構成される。
コントロール回路４はカウンタ及びラッチ回路５に接
続され、カウンタ及びラッチ回路５からデジタル信号の
出力端子８にデジタル信号が出力される。スイッチ
SAZ1，S1，S2は夫々コントロール回路４が出力する制御
信号CL1,CL2,CL3によりオンオフ制御される。また、コ
ントロール回路４は積分器１の自動ゼロオフセット補償
期間中に、この自動ゼロオフセット補償期間であること
を識別する識別信号（外部回路制御信号CL4）をその出
力端子９に出力する。
続され、カウンタ及びラッチ回路５からデジタル信号の
出力端子８にデジタル信号が出力される。スイッチ
SAZ1，S1，S2は夫々コントロール回路４が出力する制御
信号CL1,CL2,CL3によりオンオフ制御される。また、コ
ントロール回路４は積分器１の自動ゼロオフセット補償
期間中に、この自動ゼロオフセット補償期間であること
を識別する識別信号（外部回路制御信号CL4）をその出
力端子９に出力する。
インピーダンス変換用外部回路のバッファアンプ12の
出力端は入力端子７に接続されると共に、自身の反転端
子にも接続される。バッファアンプ12の非反転端子はス
イッチS3により接地か又は被変換信号入力端子13に接続
される。このスイッチS3はコントロール回路４から外部
回路制御信号出力端子９に出力される外部回路制御信号
CL4によりそのオンオフ状態が決定される。
出力端は入力端子７に接続されると共に、自身の反転端
子にも接続される。バッファアンプ12の非反転端子はス
イッチS3により接地か又は被変換信号入力端子13に接続
される。このスイッチS3はコントロール回路４から外部
回路制御信号出力端子９に出力される外部回路制御信号
CL4によりそのオンオフ状態が決定される。
次に、このように構成された積分型A/D変換器11の動
作について第２図を参照して説明する。第２図はスイッ
チSAZ1，S1，S2，S3を制御する制御信号CL1乃至CL4の状
態及び積分器１の出力レベルの変化を示すグラフ図であ
る。本実施例の動作は３つのステップにより説明するこ
とができる。なお、入力信号は正極性であるとする。
作について第２図を参照して説明する。第２図はスイッ
チSAZ1，S1，S2，S3を制御する制御信号CL1乃至CL4の状
態及び積分器１の出力レベルの変化を示すグラフ図であ
る。本実施例の動作は３つのステップにより説明するこ
とができる。なお、入力信号は正極性であるとする。
先ず、第１ステップにおいては、積分器１、比較器２
及びバッファアンプ12を同時にオフセット補償する。つ
まり、第２図に示すように、時刻T0においてコントロー
ル回路４は外部回路制御信号CL4を出力端子９に出力し
てスイッチS3を接地側にし、内部回路用のスイッチ制御
信号CL1,CL2を出力して、夫々スイッチSAZ1，S1をオン
にする。なお、スイッチ制御信号CL3はローレベルであ
り、スイッチS2はオフのままである。いま、バッファア
ンプ12から出力される電圧をV1、オペアンプ10の反転端
子に入力される電圧をV2、オペアンプ10の出力端に現れ
る電圧をV3、比較器２の出力端に現れる電圧をV4並びに
オペアンプ10及び比較器２の電圧利得を夫々A1，A
2（A1，A2≫１）とする。
及びバッファアンプ12を同時にオフセット補償する。つ
まり、第２図に示すように、時刻T0においてコントロー
ル回路４は外部回路制御信号CL4を出力端子９に出力し
てスイッチS3を接地側にし、内部回路用のスイッチ制御
信号CL1,CL2を出力して、夫々スイッチSAZ1，S1をオン
にする。なお、スイッチ制御信号CL3はローレベルであ
り、スイッチS2はオフのままである。いま、バッファア
ンプ12から出力される電圧をV1、オペアンプ10の反転端
子に入力される電圧をV2、オペアンプ10の出力端に現れ
る電圧をV3、比較器２の出力端に現れる電圧をV4並びに
オペアンプ10及び比較器２の電圧利得を夫々A1，A
2（A1，A2≫１）とする。
平衡状態においては、積分器１及び比較器２の入出力
の関係は夫々下記（２），（３）式にて示される。
の関係は夫々下記（２），（３）式にて示される。
（V2−VOS1−V4）（−A1） ＝V3 …（２） （V3−VOS2）（−A2）＝V4 …（３） 但し、VOS0，VOS1，VOS2は夫々外部バッファアンプ12、
積分器１及び比較器２の入力オフセット電圧であり、V1
＝V2＝VOS0である。オペアンプ10及び比較器２の電圧利
得A1，A2が十分大きいとすると、前記（２），（３）式
から下記（４），（５）式が求められる。
積分器１及び比較器２の入力オフセット電圧であり、V1
＝V2＝VOS0である。オペアンプ10及び比較器２の電圧利
得A1，A2が十分大きいとすると、前記（２），（３）式
から下記（４），（５）式が求められる。
V4＝V2−VOS1 ＝VOS0−VOS1 …（４） V3＝VOS2 …（５） コンデンサＣに保持される電圧V2−V3はこの（５）式か
ら求められ、V2−V3＝VOS0−VOS2である。また、コンデ
ンサCAZに保持される電圧はV4＝VOS0−VOS1である。
ら求められ、V2−V3＝VOS0−VOS2である。また、コンデ
ンサCAZに保持される電圧はV4＝VOS0−VOS1である。
次に、第２ステップにおいては、時刻T1にコントロー
ル回路４が制御信号CL4,CL1をローレベルにしてスイッ
チS3を被変換信号入力端子13側にし、スイッチSAZ1をオ
フにする。これにより、被変換信号入力端子13のアナロ
グ入力信号はバッファアンプ12を介して積分器１に入力
される。アナログ入力信号電圧をVAとし、アナログ信号
積分期間をTINとすると、時刻T2における積分器１の出
力電圧V3は下記（６）式にて示される。
ル回路４が制御信号CL4,CL1をローレベルにしてスイッ
チS3を被変換信号入力端子13側にし、スイッチSAZ1をオ
フにする。これにより、被変換信号入力端子13のアナロ
グ入力信号はバッファアンプ12を介して積分器１に入力
される。アナログ入力信号電圧をVAとし、アナログ信号
積分期間をTINとすると、時刻T2における積分器１の出
力電圧V3は下記（６）式にて示される。
但し、Ｉは抵抗Ｒを流れる電流であり、下記（７）式に
て示される。
て示される。
この（６），（７）式から下記（８）式が求められる。
この（８）式により、外部バッファアンプ12の入力オフ
セット電圧VOS0及び積分器１の入力オフセット電圧VOS1
が補償されていることがわかる。
セット電圧VOS0及び積分器１の入力オフセット電圧VOS1
が補償されていることがわかる。
次に、第３ステップにおいては、コントロール回路４
は時刻T2においてスイッチ制御信号CL2をローレベル、C
L3をハイレベルにして、スイッチS1をオフ、スイッチS2
をオンにする。そうすると、積分器１は基準電圧（−V
REF）の積分を開始する。この場合には、積分器１の出
力電圧が比較器２の入力オフセット電圧VOS2と同電圧に
なるまで基準電圧の積分が行われる。この期間をT
REF（第２図におけるT3−T2）とすると、前記（８）式
から下記（９）式が求められる。
は時刻T2においてスイッチ制御信号CL2をローレベル、C
L3をハイレベルにして、スイッチS1をオフ、スイッチS2
をオンにする。そうすると、積分器１は基準電圧（−V
REF）の積分を開始する。この場合には、積分器１の出
力電圧が比較器２の入力オフセット電圧VOS2と同電圧に
なるまで基準電圧の積分が行われる。この期間をT
REF（第２図におけるT3−T2）とすると、前記（８）式
から下記（９）式が求められる。
この（９）式から下記（10）式が求められる。
この（10）式から比較器２の入力オフセット電圧VOS2も
補償されていることがわかる。
補償されていることがわかる。
カウンタ及びラッチ回路５のラッチ回路は積分器１の
出力電圧が比較器２の入力オフセット電圧VOS2に一致し
た時点（TREFが経過した時点）T3におけるカウンタ及び
ラッチ回路５のカウンタの計数値に基いて、デジタル値
を出力端子８に出力する。このようにして、被変換信号
はA/D変換され、デジタル信号として出力される。この
デジタル信号は、バッファアンプ12、オペアンプ10及び
比較器２のオフセット電圧が補償されているので、極め
て精度が高いものとなっている。
出力電圧が比較器２の入力オフセット電圧VOS2に一致し
た時点（TREFが経過した時点）T3におけるカウンタ及び
ラッチ回路５のカウンタの計数値に基いて、デジタル値
を出力端子８に出力する。このようにして、被変換信号
はA/D変換され、デジタル信号として出力される。この
デジタル信号は、バッファアンプ12、オペアンプ10及び
比較器２のオフセット電圧が補償されているので、極め
て精度が高いものとなっている。
第３図は本発明の実施例に係る積分型A/D変換器11が
組み込まれた物理量測定装置を示すブロック図である。
積分型A/D変換器11は積分器１、比較器２、カウンタ及
びラッチ回路５並びに自動ゼロ補償回路６（第１図参
照）等を有する積分型A/D変換器25と、コントロール回
路４とにより構成される。前述の如く、積分型A/D変換
回路25はコントロール回路４の信号に基いて自動ゼロオ
フセット補償をする。第１図に示すバッファアンプ12及
びスイッチ３は夫々周辺回路16及びコントロール回路17
に相当する。
組み込まれた物理量測定装置を示すブロック図である。
積分型A/D変換器11は積分器１、比較器２、カウンタ及
びラッチ回路５並びに自動ゼロ補償回路６（第１図参
照）等を有する積分型A/D変換器25と、コントロール回
路４とにより構成される。前述の如く、積分型A/D変換
回路25はコントロール回路４の信号に基いて自動ゼロオ
フセット補償をする。第１図に示すバッファアンプ12及
びスイッチ３は夫々周辺回路16及びコントロール回路17
に相当する。
物理量14aはトランスジューサ15により電気信号に変
換される。そして、この信号が周辺回路16を介して積分
型A/D変換回路25に入力され、A/D変換されて出力端子８
に出力される。コントロール回路４は積分型A/D変換回
路25を制御すると共に、積分型A/D変換回路25の自動ゼ
ロオフセット補償期間中にコントロール回路17に外部回
路制御信号を出力する。コントロール回路17は外部回路
制御信号を入力し、周辺回路16を制御して自動ゼロオフ
セット補償をさせる。
換される。そして、この信号が周辺回路16を介して積分
型A/D変換回路25に入力され、A/D変換されて出力端子８
に出力される。コントロール回路４は積分型A/D変換回
路25を制御すると共に、積分型A/D変換回路25の自動ゼ
ロオフセット補償期間中にコントロール回路17に外部回
路制御信号を出力する。コントロール回路17は外部回路
制御信号を入力し、周辺回路16を制御して自動ゼロオフ
セット補償をさせる。
次に、このように構成された物理量測定装置の動作に
ついて説明する。先ず、コントロール回路４は積分型A/
D変換回路25に信号を出力すると共に、コントロール回
路17に外部回路制御信号を出力する。これにより、コン
トロール回路17は周辺回路16に信号を出力して、積分型
A/D変換回路25の自動ゼロオフセット補償期間に周辺回
路16に自動ゼロオフセット補償をさせる。
ついて説明する。先ず、コントロール回路４は積分型A/
D変換回路25に信号を出力すると共に、コントロール回
路17に外部回路制御信号を出力する。これにより、コン
トロール回路17は周辺回路16に信号を出力して、積分型
A/D変換回路25の自動ゼロオフセット補償期間に周辺回
路16に自動ゼロオフセット補償をさせる。
オフセット補償の終了後、トランスジューサ15は物理
量14aを電気信号に変換し、周辺回路16を介して積分型A
/D変換回路25に出力する。積分型A/D変換回路25はこの
信号をA/D変換する。積分型A/D変換回路25から出力され
るデジタル信号は、周辺回路16の自動ゼロオフセット補
償が積分型A/D変換回路25の動作シーケンスに同期して
なされているので、極めて精度が高いものになる。
量14aを電気信号に変換し、周辺回路16を介して積分型A
/D変換回路25に出力する。積分型A/D変換回路25はこの
信号をA/D変換する。積分型A/D変換回路25から出力され
るデジタル信号は、周辺回路16の自動ゼロオフセット補
償が積分型A/D変換回路25の動作シーケンスに同期して
なされているので、極めて精度が高いものになる。
第４図は本発明の実施例に係る積分型A/D変換器11が
組み込まれた重量測定装置を示すブロック図である。重
量14bはロードセル18に加えられて抵抗値に変換され、
更に、ロードセル18の出力は抵抗−電圧変換回路19に入
力され、電圧値に変換される。そして、この信号はイン
ピーダンス整合用のインピーダンス変換回路20及び利得
調整回路21を介して積分型A/D変換回路25に入力され
る。このインピーダンス変換回路20及び利得調整回路21
が第３図における周辺回路16に相当する。インピーダン
ス変換回路20により、インピーダンスのミスマッチによ
る誤差が防止され、利得調整回路21が増幅器（図示せ
ず）の利得を調整することにより、より広範囲の測定が
可能である。コントロール回路４は積分型A/D変換回路2
5を制御すると共に、コントロール回路17へ外部回路制
御信号を出力する。コントロール回路17はこの外部回路
制御信号を入力し、インピーダンス変換回路20及び利得
調整回路21を制御して、自動ゼロオフセット補償をさせ
る。
組み込まれた重量測定装置を示すブロック図である。重
量14bはロードセル18に加えられて抵抗値に変換され、
更に、ロードセル18の出力は抵抗−電圧変換回路19に入
力され、電圧値に変換される。そして、この信号はイン
ピーダンス整合用のインピーダンス変換回路20及び利得
調整回路21を介して積分型A/D変換回路25に入力され
る。このインピーダンス変換回路20及び利得調整回路21
が第３図における周辺回路16に相当する。インピーダン
ス変換回路20により、インピーダンスのミスマッチによ
る誤差が防止され、利得調整回路21が増幅器（図示せ
ず）の利得を調整することにより、より広範囲の測定が
可能である。コントロール回路４は積分型A/D変換回路2
5を制御すると共に、コントロール回路17へ外部回路制
御信号を出力する。コントロール回路17はこの外部回路
制御信号を入力し、インピーダンス変換回路20及び利得
調整回路21を制御して、自動ゼロオフセット補償をさせ
る。
次に、このように構成された重量測定装置の動作につ
いて説明する。先ず、コントロール回路４は積分型A/D
変換回路25に自動ゼロオフセット用の制御信号を出力す
ると共に、コントロール回路17に外部回路制御信号を出
力する。これにより、コントロール回路17はインピーダ
ンス変換回路20及び利得調整回路21に信号を出力して、
積分型A/D変換回路25の自動ゼロオフセット補償期間に
インピーダンス変換回路20及び利得調整回路21に自動ゼ
ロオフセット補償をさせる。
いて説明する。先ず、コントロール回路４は積分型A/D
変換回路25に自動ゼロオフセット用の制御信号を出力す
ると共に、コントロール回路17に外部回路制御信号を出
力する。これにより、コントロール回路17はインピーダ
ンス変換回路20及び利得調整回路21に信号を出力して、
積分型A/D変換回路25の自動ゼロオフセット補償期間に
インピーダンス変換回路20及び利得調整回路21に自動ゼ
ロオフセット補償をさせる。
オフセット補償の終了後、ロードセル18は重量14bを
抵抗値に変換し、抵抗−電圧変換回路19に出力する。抵
抗−電圧変換回路19はこの抵抗値を電圧に変換して出力
する。抵抗−電圧変換回路19の出力信号は増幅された
後、インピーダンス変換回路20及び利得調整回路21を介
して積分型A/D変換回路25に入力される。積分型A/D変換
回路25はこの信号をA/D変換して重量に対応したデジタ
ル信号を出力端子８に出力する。このデジタル信号は、
インピーダンス変換回路20及び利得調整回路21の自動ゼ
ロオフセット補償が積分型A/D変換回路25の動作シーケ
ンスに同期してなされているので、極めて高精度のもの
となっている。なお、この例においては、利得調整回路
21により抵抗−電圧変換回路19から出力される信号の増
幅量が調整されているので、軽量物から重量物まで広範
囲のA/D変換が可能となっている。
抵抗値に変換し、抵抗−電圧変換回路19に出力する。抵
抗−電圧変換回路19はこの抵抗値を電圧に変換して出力
する。抵抗−電圧変換回路19の出力信号は増幅された
後、インピーダンス変換回路20及び利得調整回路21を介
して積分型A/D変換回路25に入力される。積分型A/D変換
回路25はこの信号をA/D変換して重量に対応したデジタ
ル信号を出力端子８に出力する。このデジタル信号は、
インピーダンス変換回路20及び利得調整回路21の自動ゼ
ロオフセット補償が積分型A/D変換回路25の動作シーケ
ンスに同期してなされているので、極めて高精度のもの
となっている。なお、この例においては、利得調整回路
21により抵抗−電圧変換回路19から出力される信号の増
幅量が調整されているので、軽量物から重量物まで広範
囲のA/D変換が可能となっている。
［発明の効果］ 以上説明したように、本発明によれば、コントロール
回路が自動ゼロオフセット補償期間に自動ゼロオフセッ
ト補償期間であることを識別する識別信号を外部出力端
子に出力するから、外部接続された周辺回路のオフセッ
トエラー補償動作が容易となる。
回路が自動ゼロオフセット補償期間に自動ゼロオフセッ
ト補償期間であることを識別する識別信号を外部出力端
子に出力するから、外部接続された周辺回路のオフセッ
トエラー補償動作が容易となる。
従って、外部周辺回路にオフセット電圧が比較的高い
安価なオペアンプを使用してもオフセットエラーを補償
することができるので、システム全体を低コストで構成
することができる。
安価なオペアンプを使用してもオフセットエラーを補償
することができるので、システム全体を低コストで構成
することができる。
第１図は本発明の実施例に係る積分型A/D変換器を示す
回路図、第２図はコントロール回路の制御信号及び積分
器の出力を示すグラフ図、第３図は本発明の実施例に係
る積分型A/D変換器11が組み込まれた物理量測定装置を
示すブロック図、第４図は同じく積分型A/D変換器11が
組み込まれた重量測定装置を示すブロック図、第５図及
び第６図は従来の積分型A/D変換器を示す回路図、第７
図及び第８図は従来の積分型A/D変換器の動作を説明す
るためのグラフ図、第９図及び第10図は夫々従来の積分
型A/D変換器が組み込まれた物理量測定装置及び重量測
定装置を示すブロック図である。 1;積分器、2;比較器、3;基準電圧源、4,17,22,24;コン
トロール回路、5;カウンタ及びラッチ回路、6;自動ゼロ
補償回路、7;入力端子、8;出力端子、9;外部回路制御信
号出力端子、10;オペアンプ、11;積分型A/D変換器、12;
バッファアンプ、13;被変換信号入力端子、14a;物理
量、14b;重量、15;トランスジューサ、16;周辺回路、1
8;ロードセル、19;抵抗−電圧変換回路、20;インピーダ
ンス変換回路、21;利得調整回路、23,25;積分型A/D変換
回路、S1乃至S3，SAZ1，SAZ2；スイッチ
回路図、第２図はコントロール回路の制御信号及び積分
器の出力を示すグラフ図、第３図は本発明の実施例に係
る積分型A/D変換器11が組み込まれた物理量測定装置を
示すブロック図、第４図は同じく積分型A/D変換器11が
組み込まれた重量測定装置を示すブロック図、第５図及
び第６図は従来の積分型A/D変換器を示す回路図、第７
図及び第８図は従来の積分型A/D変換器の動作を説明す
るためのグラフ図、第９図及び第10図は夫々従来の積分
型A/D変換器が組み込まれた物理量測定装置及び重量測
定装置を示すブロック図である。 1;積分器、2;比較器、3;基準電圧源、4,17,22,24;コン
トロール回路、5;カウンタ及びラッチ回路、6;自動ゼロ
補償回路、7;入力端子、8;出力端子、9;外部回路制御信
号出力端子、10;オペアンプ、11;積分型A/D変換器、12;
バッファアンプ、13;被変換信号入力端子、14a;物理
量、14b;重量、15;トランスジューサ、16;周辺回路、1
8;ロードセル、19;抵抗−電圧変換回路、20;インピーダ
ンス変換回路、21;利得調整回路、23,25;積分型A/D変換
回路、S1乃至S3，SAZ1，SAZ2；スイッチ
Claims (1)
- 【請求項１】自動ゼロオフセット補償回路を有する積分
型A/D変換器において、自動ゼロオフセット補償期間、
入力アナログ信号積分期間及び基準電圧積分期間を制御
するコントロール回路と、このコントロール回路から自
動ゼロオフセット補償期間であることを識別する識別信
号が出力される外部出力端子とを有し、周辺回路のオフ
セット補償を前記識別信号を用いて、前記A/D変換器と
同期しておこなうことを特徴とする積分型A/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328636A JP2578857B2 (ja) | 1987-12-25 | 1987-12-25 | 積分型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328636A JP2578857B2 (ja) | 1987-12-25 | 1987-12-25 | 積分型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170220A JPH01170220A (ja) | 1989-07-05 |
| JP2578857B2 true JP2578857B2 (ja) | 1997-02-05 |
Family
ID=18212474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62328636A Expired - Fee Related JP2578857B2 (ja) | 1987-12-25 | 1987-12-25 | 積分型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578857B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526456A (en) * | 1975-07-04 | 1977-01-18 | Seiko Epson Corp | A-d converter circuit |
| JPS60141524U (ja) * | 1984-02-29 | 1985-09-19 | 松下電工株式会社 | 計重器 |
-
1987
- 1987-12-25 JP JP62328636A patent/JP2578857B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01170220A (ja) | 1989-07-05 |
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Legal Events
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|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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