JP3150444B2 - スペクトラムアナライザのピークホールド回路 - Google Patents
スペクトラムアナライザのピークホールド回路Info
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- JP3150444B2 JP3150444B2 JP24505392A JP24505392A JP3150444B2 JP 3150444 B2 JP3150444 B2 JP 3150444B2 JP 24505392 A JP24505392 A JP 24505392A JP 24505392 A JP24505392 A JP 24505392A JP 3150444 B2 JP3150444 B2 JP 3150444B2
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Description
【０００１】
【産業上の利用分野】本発明はスペクトラムアナライザ
に関し、特に、所定の測定期間内でのピーク値を保持す
るスペクトラムアナライザのピークホールド回路に関す
る。
に関し、特に、所定の測定期間内でのピーク値を保持す
るスペクトラムアナライザのピークホールド回路に関す
る。
【０００２】
【従来の技術】図３はスペクトラムアナライザに用いら
れるピークホールド回路の従来例の構成を示すブロック
図である。
れるピークホールド回路の従来例の構成を示すブロック
図である。
【０００３】測定信号は入力端子３０１およびバッファ
アンプ３０２を介してポジティブピークホールド回路３
０３，ネガティブピークホールド回路３０４および切換
スイッチ３０５に入力される。３入力１出力に構成され
た切換スイッチ３０５はバッファアンプ３０２出力のほ
かに、上記のポジティブピークホールド回路３０３，ネ
ガティブピークホールド回路３０４の出力を入力し、こ
れらのうちのいずれか１つをサンプルホールド回路３０
６へ出力する。サンプルホールド回路３０６は入力され
た信号を所定期間保持したサンプルホールド信号を、Ａ
／Ｄコンバータ３０７およびスロープディテクタ３０８
へ出力する。Ａ／Ｄコンバータ３０７は該サンプルホー
ルド信号を複数ビットのディジタル信号に変換してスペ
クトラムアナライザ内に設けられた外部回路へ出力す
る。
アンプ３０２を介してポジティブピークホールド回路３
０３，ネガティブピークホールド回路３０４および切換
スイッチ３０５に入力される。３入力１出力に構成され
た切換スイッチ３０５はバッファアンプ３０２出力のほ
かに、上記のポジティブピークホールド回路３０３，ネ
ガティブピークホールド回路３０４の出力を入力し、こ
れらのうちのいずれか１つをサンプルホールド回路３０
６へ出力する。サンプルホールド回路３０６は入力され
た信号を所定期間保持したサンプルホールド信号を、Ａ
／Ｄコンバータ３０７およびスロープディテクタ３０８
へ出力する。Ａ／Ｄコンバータ３０７は該サンプルホー
ルド信号を複数ビットのディジタル信号に変換してスペ
クトラムアナライザ内に設けられた外部回路へ出力す
る。
【０００４】スロープディテクタ３０８は、スペクトラ
ムアナライザ内に設けられた上位の制御装置（不図示）
より送られてくるモード信号に応じて切換スイッチ３０
５を切換えてＡ／Ｄ変換されるデータを選択する。ポジ
ティブピーク，ネガティブピークおよびサンプル信号を
それぞれ変換するポジティブモード，ネガティブモード
およびサンプルモードにおいては、ポジティブピークホ
ールド回路３０３，ネガティブピークホールド回路３０
４およびバッファアンプ３０２の各出力がサンプルホー
ルド回路３０６に出力されるように切換スイッチ３０５
を切換える。信号波形に従って変換信号を選択するオー
トモードである場合、サンプルホールド回路３０６の出
力が増加しているときにはポジティブピークホールド回
路３０３の出力を選択し、サンプルホールド回路３０６
の出力が減少しているときにはネガティブピークホール
ド回路３０４の出力を選択する。
ムアナライザ内に設けられた上位の制御装置（不図示）
より送られてくるモード信号に応じて切換スイッチ３０
５を切換えてＡ／Ｄ変換されるデータを選択する。ポジ
ティブピーク，ネガティブピークおよびサンプル信号を
それぞれ変換するポジティブモード，ネガティブモード
およびサンプルモードにおいては、ポジティブピークホ
ールド回路３０３，ネガティブピークホールド回路３０
４およびバッファアンプ３０２の各出力がサンプルホー
ルド回路３０６に出力されるように切換スイッチ３０５
を切換える。信号波形に従って変換信号を選択するオー
トモードである場合、サンプルホールド回路３０６の出
力が増加しているときにはポジティブピークホールド回
路３０３の出力を選択し、サンプルホールド回路３０６
の出力が減少しているときにはネガティブピークホール
ド回路３０４の出力を選択する。
【０００５】
【発明が解決しようとする課題】上述した従来のスペク
トラムアナライザでは、測定期間内のポジティブピー
ク，ネガティブピークおよびサンプル信号のいずれか１
つのみを選択して変換する構成となっており、装置使用
者は解析を行う信号に最も適した変換モードを選択して
解析を行うことになる。しかしながら、信号の種類によ
っては様々な観点から解析を行うことが望ましいものが
あり、上述した装置構成ではこのような解析方法に対応
することができないという問題点がある。
トラムアナライザでは、測定期間内のポジティブピー
ク，ネガティブピークおよびサンプル信号のいずれか１
つのみを選択して変換する構成となっており、装置使用
者は解析を行う信号に最も適した変換モードを選択して
解析を行うことになる。しかしながら、信号の種類によ
っては様々な観点から解析を行うことが望ましいものが
あり、上述した装置構成ではこのような解析方法に対応
することができないという問題点がある。
【０００６】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、所定の測定期
間内の各ピーク値およびサンプルデータをホールドし、
各値に基づいて解析を行うことを可能とするスペクトラ
ムアナライザのピークホールド回路を実現することを目
的とする。
る問題点に鑑みてなされたものであって、所定の測定期
間内の各ピーク値およびサンプルデータをホールドし、
各値に基づいて解析を行うことを可能とするスペクトラ
ムアナライザのピークホールド回路を実現することを目
的とする。
【０００７】
【課題を解決するための手段】本発明のスペクトラムア
ナライザのピークホールド回路は、サンプルホールド回
路と、所定の測定期間内での最大値を保持するポジティ
ブピークホールド回路と、所定の測定期間内での最小値
を保持するネガティブピークホールド回路と、サンプル
ホールド回路とネガティブピークホールド回路の出力の
うちのいずれか一方を選択する切換スイッチと、ポジテ
ィブピークホールド回路の出力をディジタル値に変換す
る第１のＡ／Ｄコンバータと、切換スイッチにて選択さ
れた出力をディジタル値に変換する第２のＡ／Ｄコンバ
ータと、入力された第１のＡ／Ｄコンバータ出力が現在
記憶している値よりも大きなものである場合に該入力値
を更新して記憶するポジティブピークメモリと、入力さ
れた第２のＡ／Ｄコンバータ出力が現在記憶している値
よりも小さなものである場合に該入力値を更新して記憶
するネガティブピークメモリと、入力された第２のＡ／
Ｄコンバータ出力を記憶するサンプルメモリと、ポジテ
ィブピークメモリ、ネガティブピークメモリおよびサン
プルメモリの各記憶値を入力し、これらのうちのいずれ
か１つを出力するマルチプレクサと、切換スイッチにお
ける選択動作、第１および第２のＡ／Ｄコンバータにお
ける変換動作およびポジティブピークメモリ、ネガティ
ブピークメモリ、サンプルメモリにおける記憶動作を制
御する制御装置とを有し、制御装置は、切換スイッチに
サンプルホールド回路出力を選択させたときにはサンプ
ルメモリに記憶動作を行わせ、切換スイッチにネガティ
ブピークホールド回路出力を選択させたときにはネガテ
ィブピークメモリに記憶動作を行わせ、第１および第２
のＡ／Ｄコンバータには所定の測定期間内に複数回のサ
ンプリングを行わせるとともに、第２のＡ／Ｄコンバー
タの初回のサンプリングはサンプルホールド回路出力に
ついて行われ、以後のサンプリングはネガティブピーク
ホールド回路の出力について行われるように切換スイッ
チを制御することを特徴とするスペクトラムアナライザ
のピークホールド回路。
ナライザのピークホールド回路は、サンプルホールド回
路と、所定の測定期間内での最大値を保持するポジティ
ブピークホールド回路と、所定の測定期間内での最小値
を保持するネガティブピークホールド回路と、サンプル
ホールド回路とネガティブピークホールド回路の出力の
うちのいずれか一方を選択する切換スイッチと、ポジテ
ィブピークホールド回路の出力をディジタル値に変換す
る第１のＡ／Ｄコンバータと、切換スイッチにて選択さ
れた出力をディジタル値に変換する第２のＡ／Ｄコンバ
ータと、入力された第１のＡ／Ｄコンバータ出力が現在
記憶している値よりも大きなものである場合に該入力値
を更新して記憶するポジティブピークメモリと、入力さ
れた第２のＡ／Ｄコンバータ出力が現在記憶している値
よりも小さなものである場合に該入力値を更新して記憶
するネガティブピークメモリと、入力された第２のＡ／
Ｄコンバータ出力を記憶するサンプルメモリと、ポジテ
ィブピークメモリ、ネガティブピークメモリおよびサン
プルメモリの各記憶値を入力し、これらのうちのいずれ
か１つを出力するマルチプレクサと、切換スイッチにお
ける選択動作、第１および第２のＡ／Ｄコンバータにお
ける変換動作およびポジティブピークメモリ、ネガティ
ブピークメモリ、サンプルメモリにおける記憶動作を制
御する制御装置とを有し、制御装置は、切換スイッチに
サンプルホールド回路出力を選択させたときにはサンプ
ルメモリに記憶動作を行わせ、切換スイッチにネガティ
ブピークホールド回路出力を選択させたときにはネガテ
ィブピークメモリに記憶動作を行わせ、第１および第２
のＡ／Ｄコンバータには所定の測定期間内に複数回のサ
ンプリングを行わせるとともに、第２のＡ／Ｄコンバー
タの初回のサンプリングはサンプルホールド回路出力に
ついて行われ、以後のサンプリングはネガティブピーク
ホールド回路の出力について行われるように切換スイッ
チを制御することを特徴とするスペクトラムアナライザ
のピークホールド回路。
【０００８】本発明の他の構成によるスペクトラムアナ
ライザのピークホールド回路は、サンプルホールド回路
と、所定の測定期間内での最大値を保持するポジティブ
ピークホールド回路と、所定の測定期間内での最小値を
保持するネガティブピークホールド回路と、ポジティブ
ピークホールド回路の出力をディジタル値に変換する第
１のＡ／Ｄコンバータと、ネガティブピークホールド回
路の出力をディジタル値に変換する第２のＡ／Ｄコンバ
ータと、サンプルホールド回路の出力をディジタル値に
変換する第３のＡ／Ｄコンバータと、第１のＡ／Ｄコン
バータ出力を入力し、該入力値が現在記憶している値よ
りも大きなものである場合に該入力値を更新して記憶す
るポジティブピークメモリと、第２のＡ／Ｄコンバータ
出力を入力し、該入力値が現在記憶している値よりも小
さなものである場合に該入力値を更新して記憶するネガ
ティブピークメモリと、第３のＡ／Ｄコンバータ出力を
入力して記憶するサンプルメモリと、ポジティブピーク
メモリ、ネガティブピークメモリおよびサンプルメモリ
の各記憶値を入力し、これらのうちのいずれか１つを出
力するマルチプレクサとを有する。
ライザのピークホールド回路は、サンプルホールド回路
と、所定の測定期間内での最大値を保持するポジティブ
ピークホールド回路と、所定の測定期間内での最小値を
保持するネガティブピークホールド回路と、ポジティブ
ピークホールド回路の出力をディジタル値に変換する第
１のＡ／Ｄコンバータと、ネガティブピークホールド回
路の出力をディジタル値に変換する第２のＡ／Ｄコンバ
ータと、サンプルホールド回路の出力をディジタル値に
変換する第３のＡ／Ｄコンバータと、第１のＡ／Ｄコン
バータ出力を入力し、該入力値が現在記憶している値よ
りも大きなものである場合に該入力値を更新して記憶す
るポジティブピークメモリと、第２のＡ／Ｄコンバータ
出力を入力し、該入力値が現在記憶している値よりも小
さなものである場合に該入力値を更新して記憶するネガ
ティブピークメモリと、第３のＡ／Ｄコンバータ出力を
入力して記憶するサンプルメモリと、ポジティブピーク
メモリ、ネガティブピークメモリおよびサンプルメモリ
の各記憶値を入力し、これらのうちのいずれか１つを出
力するマルチプレクサとを有する。
【０００９】
【作用】測定期間内の最大値および最小値はポジティブ
ピークホールド回路およびネガティブピークホールド回
路によって保持される。最大値は第１のＡ／Ｄコンバー
タによってディジタル値に変換されてポジティブピーク
メモリに記憶される。一方、最小値については第２のＡ
／Ｄコンバータの２回目以後のサンプリングのときにデ
ィジタル値に変換されてネガティブピークメモリに記憶
される。また、サンプルデータは第２のＡ／Ｄコンバー
タの初回のサンプリングのときにディジタル値に変換さ
れてサンプルメモリに記憶される。ネガティブピークホ
ールド回路は上述したように測定期間内の最小値を保持
するものであるので、２回目以後のサンプリング結果を
記憶するネガティブピークメモリには測定期間内の最小
値が記憶される。
ピークホールド回路およびネガティブピークホールド回
路によって保持される。最大値は第１のＡ／Ｄコンバー
タによってディジタル値に変換されてポジティブピーク
メモリに記憶される。一方、最小値については第２のＡ
／Ｄコンバータの２回目以後のサンプリングのときにデ
ィジタル値に変換されてネガティブピークメモリに記憶
される。また、サンプルデータは第２のＡ／Ｄコンバー
タの初回のサンプリングのときにディジタル値に変換さ
れてサンプルメモリに記憶される。ネガティブピークホ
ールド回路は上述したように測定期間内の最小値を保持
するものであるので、２回目以後のサンプリング結果を
記憶するネガティブピークメモリには測定期間内の最小
値が記憶される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例の要部構成を示す
ブロック図である。
ブロック図である。
【００１２】測定信号は入力端子１０１およびバッファ
アンプ１０２を介してポジティブピークホールド回路１
０３，サンプルホールド回路１０４およびネガティブピ
ークホールド回路１０５に入力される。所定の測定期間
内における最大値を保持するポジティブピークホールド
回路１０３の出力は２チャンネルに構成されたＡ／Ｄコ
ンバータ１０７の第１の入力端子に入力される。サンプ
ルホールド回路１０４出力および所定の測定期間内にお
ける最小値を保持するネガティブピークホールド回路１
０５の出力は２入力１出力に構成された切換スイッチ１
０６に入力される。切換スイッチ１０６はこれらの各入
力のうちのいずれかを選択してＡ／Ｄコンバータ１０７
の第２の入力端子に出力する。
アンプ１０２を介してポジティブピークホールド回路１
０３，サンプルホールド回路１０４およびネガティブピ
ークホールド回路１０５に入力される。所定の測定期間
内における最大値を保持するポジティブピークホールド
回路１０３の出力は２チャンネルに構成されたＡ／Ｄコ
ンバータ１０７の第１の入力端子に入力される。サンプ
ルホールド回路１０４出力および所定の測定期間内にお
ける最小値を保持するネガティブピークホールド回路１
０５の出力は２入力１出力に構成された切換スイッチ１
０６に入力される。切換スイッチ１０６はこれらの各入
力のうちのいずれかを選択してＡ／Ｄコンバータ１０７
の第２の入力端子に出力する。
【００１３】Ａ／Ｄコンバータ１０７は第１の入力端子
(CHA)に入力されたホールド信号を複数ビットのディジ
タル信号に変換してポジティブピークメモリ１０８へ(C
HA)より出力し、第２の入力端子(CHB)出力をに入力され
たホールド信号については変換した後にサンプルメモリ
１０９およびネガティブピークメモリ１１０へ(CHB)よ
り出力する。
(CHA)に入力されたホールド信号を複数ビットのディジ
タル信号に変換してポジティブピークメモリ１０８へ(C
HA)より出力し、第２の入力端子(CHB)出力をに入力され
たホールド信号については変換した後にサンプルメモリ
１０９およびネガティブピークメモリ１１０へ(CHB)よ
り出力する。
【００１４】ポジティブピークメモリ１０８，サンプル
メモリ１０９およびネガティブピークメモリ１１０の各
記憶値はマルチプレクサ１１１に入力され、これらのう
ちのいずれかが装置内に設けられた不図示の上位回路に
よって選択されて出力端子１１２へ出力される。ポジテ
ィブピークメモリ１０８およびネガティブピークメモリ
１１０のそれぞれは比較手段を有するものであって、入
力された値をそれぞれが現在記憶する値と比較して大き
なものであるか、または、小さなものであるかをそれぞ
れ確認し、これに該当する場合には記憶値を入力値に更
新する。
メモリ１０９およびネガティブピークメモリ１１０の各
記憶値はマルチプレクサ１１１に入力され、これらのう
ちのいずれかが装置内に設けられた不図示の上位回路に
よって選択されて出力端子１１２へ出力される。ポジテ
ィブピークメモリ１０８およびネガティブピークメモリ
１１０のそれぞれは比較手段を有するものであって、入
力された値をそれぞれが現在記憶する値と比較して大き
なものであるか、または、小さなものであるかをそれぞ
れ確認し、これに該当する場合には記憶値を入力値に更
新する。
【００１５】本実施例における切換スイッチ１０６の切
換え動作、Ａ／Ｄコンバータ１０７の変換動作、各メモ
リの記憶動作およびマルチプレクサ１１１における選択
動作はいずれも不図示の制御装置によって制御される。
換え動作、Ａ／Ｄコンバータ１０７の変換動作、各メモ
リの記憶動作およびマルチプレクサ１１１における選択
動作はいずれも不図示の制御装置によって制御される。
【００１６】上記の制御装置による制御動作について説
明する。制御装置は、切換スイッチ１０６にサンプルホ
ールド回路１０４側を選択させたときには、Ａ／Ｄコン
バータ１０７の(CHB)出力をサンプルメモリ１０９に記
憶させ、切換スイッチ１０６にネガティブピークホール
ド回路１０６側を選択させたときには、(CHB)出力をネ
ガティブピークメモリ１１０に記憶させる。制御装置に
よる切換スイッチの制御は不図示の上位回路からの指示
に従って行われるものである。制御装置はＡ／Ｄコンバ
ータ１０７には測定期間内に複数回のサプリングを行わ
せるものであり、初回のサンプリングはサンプルホール
ド回路１０４出力について行われ、以後のサンプリング
はネガティブピークホールド回路１０５の出力について
行われるように切換スイッチ１０６を制御する。
明する。制御装置は、切換スイッチ１０６にサンプルホ
ールド回路１０４側を選択させたときには、Ａ／Ｄコン
バータ１０７の(CHB)出力をサンプルメモリ１０９に記
憶させ、切換スイッチ１０６にネガティブピークホール
ド回路１０６側を選択させたときには、(CHB)出力をネ
ガティブピークメモリ１１０に記憶させる。制御装置に
よる切換スイッチの制御は不図示の上位回路からの指示
に従って行われるものである。制御装置はＡ／Ｄコンバ
ータ１０７には測定期間内に複数回のサプリングを行わ
せるものであり、初回のサンプリングはサンプルホール
ド回路１０４出力について行われ、以後のサンプリング
はネガティブピークホールド回路１０５の出力について
行われるように切換スイッチ１０６を制御する。
【００１７】Ａ／Ｄコンバータ１０７における変換動作
は図２（ａ），（ｂ）に示すように所定の測定期間内に
複数回行われる。図２（ａ），（ｂ）に示される例では
サンプリングは３回行われており、１回目のサンプリン
グではサンプルホールド回路１０４の出力が選択され、
２回目以後はネガティブピークホールド回路１０６が選
択されている。
は図２（ａ），（ｂ）に示すように所定の測定期間内に
複数回行われる。図２（ａ），（ｂ）に示される例では
サンプリングは３回行われており、１回目のサンプリン
グではサンプルホールド回路１０４の出力が選択され、
２回目以後はネガティブピークホールド回路１０６が選
択されている。
【００１８】Ａ／Ｄコンバータ１０７の動作について説
明する。Ａ／Ｄコンバータ１０７の(CHA)には、１回目
のサンプリング期間中、徐々に出力が増加するPOSI1,PO
SI2,POSI3信号が入力され、POSI3信号がＡ／Ｄ変換され
て出力される。２回目のサンプリング期間には、POSI3,
POSI4信号が入力されてPOSI4信号がＡ／Ｄ変換されて出
力される。３回目のサンプリング期間には、入力はPOSI
4信号のみとなり、該POSI4信号がＡ／Ｄ変換されて出力
される。
明する。Ａ／Ｄコンバータ１０７の(CHA)には、１回目
のサンプリング期間中、徐々に出力が増加するPOSI1,PO
SI2,POSI3信号が入力され、POSI3信号がＡ／Ｄ変換され
て出力される。２回目のサンプリング期間には、POSI3,
POSI4信号が入力されてPOSI4信号がＡ／Ｄ変換されて出
力される。３回目のサンプリング期間には、入力はPOSI
4信号のみとなり、該POSI4信号がＡ／Ｄ変換されて出力
される。
【００１９】一方、(CHB)には、１回目のサンプリング
期間中にはサンプルホールド回路１０４が選択されてい
るためにSAMPLE信号が入力され、Ａ／Ｄ変換されて出力
される。ネガティブピークホールド回路１０５が選択さ
れる２回目のサンプリング期間には、NEGA1，NEGA2,NEG
A3信号が入力されてNEGA3信号がＡ／Ｄ変換されて出力
される。ネガティブピークホールド回路１０５が選択さ
れる３回目のサンプリング期間には、入力はNEGA3信号
のみとなり、該NEGA3信号がＡ／Ｄ変換されて出力され
る。
期間中にはサンプルホールド回路１０４が選択されてい
るためにSAMPLE信号が入力され、Ａ／Ｄ変換されて出力
される。ネガティブピークホールド回路１０５が選択さ
れる２回目のサンプリング期間には、NEGA1，NEGA2,NEG
A3信号が入力されてNEGA3信号がＡ／Ｄ変換されて出力
される。ネガティブピークホールド回路１０５が選択さ
れる３回目のサンプリング期間には、入力はNEGA3信号
のみとなり、該NEGA3信号がＡ／Ｄ変換されて出力され
る。
【００２０】ポジティブピークメモリ１０８およびネガ
ティブピークメモリ１１０のそれぞれは、上述したよう
に入力値と現在の記憶値とを比較して更新する構成とさ
れているので、所定の測定期間終了時には、該測定期間
内の最大値および最小値を記憶するものとなる。ポジテ
ィブピークメモリ１０８，サンプルメモリ１０９および
ネガティブピークメモリ１１０の各記憶値はマルチプレ
クサ１１１に入力され、いずれか１つが選択されて出力
端子１１２へ出力されるが、これらのうちの選択されな
かったものについても、メモリ内に記憶されているた
め、マルチプレクサ１１１の選択動作を切換えることに
よって同一の測定期間内のポジティブピーク、ネガティ
ブピークおよびサンプルデータを観測することができ
る。
ティブピークメモリ１１０のそれぞれは、上述したよう
に入力値と現在の記憶値とを比較して更新する構成とさ
れているので、所定の測定期間終了時には、該測定期間
内の最大値および最小値を記憶するものとなる。ポジテ
ィブピークメモリ１０８，サンプルメモリ１０９および
ネガティブピークメモリ１１０の各記憶値はマルチプレ
クサ１１１に入力され、いずれか１つが選択されて出力
端子１１２へ出力されるが、これらのうちの選択されな
かったものについても、メモリ内に記憶されているた
め、マルチプレクサ１１１の選択動作を切換えることに
よって同一の測定期間内のポジティブピーク、ネガティ
ブピークおよびサンプルデータを観測することができ
る。
【００２１】本実施例においては、Ａ／Ｄコンバータと
して２チャンネル構成のものを用い、また、ポジティブ
ピーク、ネガティブピークおよびサンプルデータをそれ
ぞれ保持するホールド回路と、各ホールド回路出力のデ
ィジタル変換値を記憶するメモリおよび各メモリの出力
を選択するマルチプレクサを設け、さらに、所定の測定
期間内に複数回のサンプリングを行うとともにＡ／Ｄコ
ンバータへの入力を切換えるスイッチとを設けたことに
より、同一の測定期間内の各ピーク値およびサンプルデ
ータを観測することができるものとなり、図２（ｃ）に
示されるような所定の測定期間内では１つのデータしか
観測することができない従来のものと比較して格段の効
果を奏するものとなった。
して２チャンネル構成のものを用い、また、ポジティブ
ピーク、ネガティブピークおよびサンプルデータをそれ
ぞれ保持するホールド回路と、各ホールド回路出力のデ
ィジタル変換値を記憶するメモリおよび各メモリの出力
を選択するマルチプレクサを設け、さらに、所定の測定
期間内に複数回のサンプリングを行うとともにＡ／Ｄコ
ンバータへの入力を切換えるスイッチとを設けたことに
より、同一の測定期間内の各ピーク値およびサンプルデ
ータを観測することができるものとなり、図２（ｃ）に
示されるような所定の測定期間内では１つのデータしか
観測することができない従来のものと比較して格段の効
果を奏するものとなった。
【００２２】なお、以上説明した実施例においては、２
チャンネルのＡ／Ｄコンバータを用いるものとして説明
を行ったが、これはサンプルングタイミングを各チャン
ネルで同時とするのに都合がよいためである。しかしな
がら、この構成に特に限定されるものではなく、例え
ば、２個のＡ／Ｄコンバータを用いて本願と同様の構成
としても当然よい。
チャンネルのＡ／Ｄコンバータを用いるものとして説明
を行ったが、これはサンプルングタイミングを各チャン
ネルで同時とするのに都合がよいためである。しかしな
がら、この構成に特に限定されるものではなく、例え
ば、２個のＡ／Ｄコンバータを用いて本願と同様の構成
としても当然よい。
【００２３】また、本実施例ではポジティブ側を固定と
し、ネガティブ側を切換える構成として説明したが、こ
れは逆に構成されていても当然よい。また、サンプリン
グは測定期間内に３回行うものとして説明したが、サン
プリングは最低２回行われればよく、その数は特に限定
されるものではない。しかしながら、サンプリングを行
うためのサンプリングコンデンサに生じるリーク等を考
慮すると、サンプリング時間が短いほうが好ましい。
し、ネガティブ側を切換える構成として説明したが、こ
れは逆に構成されていても当然よい。また、サンプリン
グは測定期間内に３回行うものとして説明したが、サン
プリングは最低２回行われればよく、その数は特に限定
されるものではない。しかしながら、サンプリングを行
うためのサンプリングコンデンサに生じるリーク等を考
慮すると、サンプリング時間が短いほうが好ましい。
【００２４】さらに、Ａ／Ｄコンバータを各ホールド値
に対応して３個設け、各Ａ／Ｄコンバータから各メモリ
に直接出力する構成としてもよい。このように構成した
場合には、切換スイッチを設ける必要がなくなるととも
に測定期間内でのサンプリング動作を１回のみとするこ
とも可能となり、制御装置による制御動作を簡略化する
ことができる。
に対応して３個設け、各Ａ／Ｄコンバータから各メモリ
に直接出力する構成としてもよい。このように構成した
場合には、切換スイッチを設ける必要がなくなるととも
に測定期間内でのサンプリング動作を１回のみとするこ
とも可能となり、制御装置による制御動作を簡略化する
ことができる。
【００２５】
【発明の効果】請求項１に記載のものにおいては、同一
の測定期間内の最大値、最小値およびサンプルデータが
記憶されるため、各値に基づいた解析を行うことを可能
とすることができる効果がある。
の測定期間内の最大値、最小値およびサンプルデータが
記憶されるため、各値に基づいた解析を行うことを可能
とすることができる効果がある。
【００２６】請求項２に記載のものにおいては、上記効
果に加えて制御動作を簡略化することができる効果があ
る。
果に加えて制御動作を簡略化することができる効果があ
る。
【図１】本発明の一実施例の要部構成を示すブロック図
である。
である。
【図２】（ａ），（ｂ）のそれぞれは、本発明の実施例
の動作を示す図であり、（ｃ）は本発明の動作と比較さ
れる従来例の動作を示す図である。
の動作を示す図であり、（ｃ）は本発明の動作と比較さ
れる従来例の動作を示す図である。
【図３】従来例の構成を示すブロック図である。
１０１ 入力端子 １０２ バッファアンプ １０３ ポジティブピークホールド回路 １０４ サンプルホールド回路 １０５ ネガティブピークホールド回路 １０６ 切換スイッチ １０７ Ａ／Ｄコンバータ １０８ ポジティブピークメモリ １０９ サンプルメモリ １１０ ネガティブピークメモリ １１１ マルチプレクサ １１２ 出力端子
フロントページの続き (56)参考文献 特開 平３−42577（ＪＰ，Ａ) 特開 昭60−244872（ＪＰ，Ａ) 特開 昭59−184874（ＪＰ，Ａ) 特開 昭55−50165（ＪＰ，Ａ) 特開 平２−183170（ＪＰ，Ａ) 特開 平４−294281（ＪＰ，Ａ) 実開 昭63−58762（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 23/16
Claims (3)
- 【請求項１】 サンプルホールド回路と、 所定の測定期間内での最大値を保持するポジティブピー
クホールド回路と、 所定の測定期間内での最小値を保持するネガティブピー
クホールド回路と、 前記サンプルホールド回路とネガティブピークホールド
回路の出力のうちのいずれか一方を選択する切換スイッ
チと、 前記ポジティブピークホールド回路の出力をディジタル
値に変換する第１のＡ／Ｄコンバータと、 前記切換スイッチにて選択された出力をディジタル値に
変換する第２のＡ／Ｄコンバータと、 入力された前記第１のＡ／Ｄコンバータ出力が現在記憶
している値よりも大きなものである場合に該入力値を更
新して記憶するポジティブピークメモリと、 入力された前記第２のＡ／Ｄコンバータ出力が現在記憶
している値よりも小さなものである場合に該入力値を更
新して記憶するネガティブピークメモリと、 入力された前記第２のＡ／Ｄコンバータ出力を記憶する
サンプルメモリと、 前記ポジティブピークメモリ、ネガティブピークメモリ
およびサンプルメモリの各記憶値を入力し、これらのう
ちのいずれか１つを出力するマルチプレクサと、 前記切換スイッチにおける選択動作、第１および第２の
Ａ／Ｄコンバータにおける変換動作およびポジティブピ
ークメモリ、ネガティブピークメモリ、サンプルメモリ
における記憶動作を制御する制御装置とを有し、 前記制御装置は、切換スイッチにサンプルホールド回路
出力を選択させたときにはサンプルメモリに記憶動作を
行わせ、切換スイッチにネガティブピークホールド回路
出力を選択させたときにはネガティブピークメモリに記
憶動作を行わせ、前記第１および第２のＡ／Ｄコンバー
タには所定の測定期間内に複数回のサンプリングを行わ
せるとともに、第２のＡ／Ｄコンバータの初回のサンプ
リングはサンプルホールド回路出力について行われ、以
後のサンプリングはネガティブピークホールド回路の出
力について行われるように切換スイッチを制御すること
を特徴とするスペクトラムアナライザのピークホールド
回路。 - 【請求項２】 サンプルホールド回路と、 所定の測定期間内での最大値を保持するポジティブピー
クホールド回路と、 所定の測定期間内での最小値を保持するネガティブピー
クホールド回路と、 前記サンプルホールド回路とポジティブピークホールド
回路の出力のうちのいずれか一方を選択する切換スイッ
チと、 前記ネガティブピークホールド回路の出力をディジタル
値に変換する第１のＡ／Ｄコンバータと、 前記切換スイッチにて選択された出力をディジタル値に
変換する第２のＡ／Ｄコンバータと、 入力された前記第１のＡ／Ｄコンバータ出力が現在記憶
している値よりも小さなものである場合に該入力値を更
新して記憶するネガティブピークメモリと、 入力された前記第２のＡ／Ｄコンバータ出力が現在記憶
している値よりも大きなものである場合に該入力値を更
新して記憶するポジティブピークメモリと、 入力された前記第２のＡ／Ｄコンバータ出力を記憶する
サンプルメモリと、 前記ポジティブピークメモリ、ネガティブピークメモリ
およびサンプルメモリの各記憶値を入力し、これらのう
ちのいずれか１つを出力するマルチプレクサと、 前記切換スイッチにおける選択動作、第１および第２の
Ａ／Ｄコンバータにおける変換動作およびポジティブピ
ークメモリ、ネガティブピークメモリ、サンプルメモリ
における記憶動作を制御する制御装置とを有し、 前記制御装置は、切換スイッチにサンプルホールド回路
出力を選択させたときにはサンプルメモリに記憶動作を
行わせ、切換スイッチにポジティブピークホールド回路
出力を選択させたときにはポジティブピークメモリに記
憶動作を行わせ、前記第１および第２のＡ／Ｄコンバー
タには所定の測定期間内に複数回のサンプリングを行わ
せるとともに、第２のＡ／Ｄコンバータの初回のサンプ
リングはサンプルホールド回路出力について行われ、以
後のサンプリングはポジティブピークホールド回路の出
力について行われるように切換スイッチを制御すること
を特徴とするスペクトラムアナライザのピークホールド
回路。 - 【請求項３】 サンプルホールド回路と、 所定の測定期間内での最大値を保持するポジティブピー
クホールド回路と、 所定の測定期間内での最小値を保持するネガティブピー
クホールド回路と、 前記ポジティブピークホールド回路の出力をディジタル
値に変換する第１のＡ／Ｄコンバータと、 前記ネガティブピークホールド回路の出力をディジタル
値に変換する第２のＡ／Ｄコンバータと、 前記サンプルホールド回路の出力をディジタル値に変換
する第３のＡ／Ｄコンバータと、 前記第１のＡ／Ｄコンバータ出力を入力し、該入力値が
現在記憶している値よりも大きなものである場合に該入
力値を更新して記憶するポジティブピークメモリと、 前記第２のＡ／Ｄコンバータ出力を入力し、該入力値が
現在記憶している値よりも小さなものである場合に該入
力値を更新して記憶するネガティブピークメモリと、 前記第３のＡ／Ｄコンバータ出力を入力して記憶するサ
ンプルメモリと、 前記ポジティブピークメモリ、ネガティブピークメモリ
およびサンプルメモリの各記憶値を入力し、これらのう
ちのいずれか１つを出力するマルチプレクサとを有する
ことを特徴とするスペクトラムアナライザのピークホー
ルド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24505392A JP3150444B2 (ja) | 1992-09-14 | 1992-09-14 | スペクトラムアナライザのピークホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24505392A JP3150444B2 (ja) | 1992-09-14 | 1992-09-14 | スペクトラムアナライザのピークホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0694761A JPH0694761A (ja) | 1994-04-08 |
| JP3150444B2 true JP3150444B2 (ja) | 2001-03-26 |
Family
ID=17127884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24505392A Expired - Fee Related JP3150444B2 (ja) | 1992-09-14 | 1992-09-14 | スペクトラムアナライザのピークホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3150444B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1040796C (zh) * | 1992-10-21 | 1998-11-18 | 东亚医用电子株式会社 | 粒子分析装置 |
| CN1041128C (zh) * | 1992-10-21 | 1998-12-09 | 东亚医用电子株式会社 | 粒子分析装置 |
| US8253938B2 (en) | 2006-12-29 | 2012-08-28 | Abbott Laboratories | Method and apparatus for rapidly counting and identifying biological particles in a flow stream |
-
1992
- 1992-09-14 JP JP24505392A patent/JP3150444B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1040796C (zh) * | 1992-10-21 | 1998-11-18 | 东亚医用电子株式会社 | 粒子分析装置 |
| CN1041128C (zh) * | 1992-10-21 | 1998-12-09 | 东亚医用电子株式会社 | 粒子分析装置 |
| US8253938B2 (en) | 2006-12-29 | 2012-08-28 | Abbott Laboratories | Method and apparatus for rapidly counting and identifying biological particles in a flow stream |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0694761A (ja) | 1994-04-08 |
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