KR940007545B1

KR940007545B1 - 전류 가산형 d/a 변환기

Info

Publication number: KR940007545B1
Application number: KR1019910700394A
Authority: KR
Inventors: 노리유끼 고꾸히로
Original assignee: 후지쓰 가부시끼가이샤; 세끼사와 요시
Priority date: 1989-08-21
Filing date: 1990-08-20
Publication date: 1994-08-19
Also published as: CA2039697A1; EP0439623A1; WO1991003105A1; JPH0377429A; KR920702094A; EP0439623A4; US5307065A; CA2039697C

Abstract

내용 없음.

Description

전류 가산형 D/A 변환기

[도면의 간단한 설명]

제 1 도는 종래의 D/A 변환기를 나타낸 블럭도.

제 2 도는 본 발명의 제 1 실시예에 따른 D/A 변환기의 원리를 설명하는 블럭도.

제 3 도는 제 2 도에 보인 D/A 변환기를 상세히 도시한 블럭도.

제 4 도는 제 3 도에 보인 D/A 변환기의 동작을 나타내는 파형도.

제 5 도는 제 3 도에 보인 구조의 주요부분의 회로도.

제 6 도는 제7a 내지 제7f도가 함께 결합된 방식을 보인도.

제 7a도 내지 7f도는 제 5 도에 보인 회로의 동작을 각각 나타내는 파형도.

제 8 도는 본 발명의 제 2 실시예에 따른 D/A 변환기의 원리를 나타내는 블럭도.

제 9 도는 제 8 도에 보인 D/A 변환기를 상세히 도시한 도.

[발명의 상세한 설명]

본 발명은 양자화된 디지탈 신호를 아날로그 신호로 변화하는 D/A 변환기에 관한 것으로, 특히 가중 저항을 사용한 전류 가산형 D/A 변환기에 관한 것이다.

제 1 도는 가중 저항을 사용한 종래 전류 가산형 16비트 D/A 변환기의 블럭도이다. 양자화된 데이타 "1" 또는 "0"인 펄스의 열로 구성된 16비트 디지탈 신호는 입력단 IN에 인가된다. 디지탈 신호의 펄스는 클럭단 CLK1에 입력되는 쉬프트 클럭에 따라 쉬프트 레지스터 1에 순차적으로 저장된다. 쉬프트 레지스터 1에 저장된 디지탈 신호는 16비트 모두가 쉬프트 레지스터 1에 저장된 후에 클럭 CLK2에 입력된 래치 펄스에 따라 래채 2에 입력된다. 래치의 2의 16개의 각 출력단자 DO-D15는 각각 저항 RO-R15를 거쳐서 가산기로 써의 기능을 하는 연산증폭기 3의 반전 입력단자에 접속된다.

연산증폭기 3의 반전 입력단은 저항 R16을 경유하여 출력단 OUT에 접속되고, 비반전 입력단은 접지된다. 저항 RO-R16은 2의 배수가 되는 가중 저항을 갖는다. 특히 다음의 관계가 성립한다.

R16=2R15, R15=2R14, Rn=2Rn-1, …, R1=2RO.

사술한 구성에서 래치 2의 각 출력단 DO-D15로부터 출력되는 전압이 VO‥V15가 된다고 가정하면, 연산증폭기 3의 출력전압 Vout은 Vout=(V15/R15+V14/R14+‥+Vn/Rn+‥+VO/RO)R16이 된다.

따라서, 출력단 DO-D15로 부터 출력되는 출력데이타가 "0"일때는 OV가 출력되고, 출력데이타가 "1"일때는 1V가 출력된다. 따라서, 입력단 IN에 입력되고 각각 "1"또는 "0"인 16데이타 피스(data pieces)로 구성된 16비트 디지탈 신호는 아날로그 신호로 완전히 변환된다.

예를 들어, 12비트 D/A 변환기가 16비트 디지탈 신호를 아날로그 신호로 변환하도록 사용되는 경우에 16비트의 어떤 4비트를 생략하는 것이 필수적이다.

(1) 보통 많은 경우에서 하위(low-order)4비트를 생략한다. 디지탈 신호가 최강음으로 부터 최약음까지 동등하게 배열되어 있는 경우에 하위 비트를 생략한다. 이 경우에 원래의 디지탈 신호가 왜곡이 일어나지 않는다면 12비트 디지탈 신호로 부터 변환된 아날로그 신호는 크게 왜곡 되지 않는다. 그러나, 하위 4비트를 생략해서 나타난 약음 성분이 없어 진다.

(2) 만약 강음(strong sound)이 없다면 상위(high-order)4비트를 생략한다. 약음 성분이 중요하고 강음성분이 중요하지 않을때(또는 자주 나타나지 않을때)는 상위 4비트를 생략한다.

(3) 상위 및 하위 각가 몇 비트를 생략한다. 이 방법은 상술한 방법(1)과 (2)의 중간방법이고, 강음 및 약음 성분이 조정되어야 할 경우에 적당하다. 상술한 방법(1), (2) 및 (3)은 72dB이상의 다이나믹 레이지(dynamic range)를 제공하지 않는다는 것을 주목해야 한다. 더우기, (1), (2) 및 (3)의 각 방법에서 입력은 16비트(96dB)인 정보를 갖는 반면에, 종래의 각 방법은 오직 12비트(72dB)를 사용한다.

종래 회로구성에서, 연산증폭기 3의 입력저항으로서 기능을 하는 저항 RO-R15의 저항치의 정확도는 D/A 변환기의 변환정확도를 직접적으로 결정한다.

16비트 D/A 변환기에서 저항 R16과 저항 RO의 저항비는 12¹⁶(=65536)이다. 저항 RO가 10kΩ인 저항을 갖도록 선택된다면 저항 R16은 655, 36MΩ이 되어야 한다. 고정확도의 저항에 위해 이렇게 높은 저항을 실현하는 것은 어렵다.

상술한 D/A 변환기가 1개의 LSI 칩으로 형성될때, 요구하는 저항의 정확도를 확보하기 위해 저항 셀을 크게 형성하는 것이 필요하다. 이것은 칩의 크기를 증가시키게 한다.

상술한 문제점들을 해결하기 위해서 상위 및 하위의 복수 비트를 사용하지 않는 회로가 알려져 있다. 그러나, 소정의 상위 및 하위 비트가 항상 생략되기 때문에 입력 데이타가 주로 강음 성분 또는 약음 성분을 포함할때는 출력파형이 크게 왜곡될 수 있다는 문제가 있다.

상술한 문제점들이 제거된 D/A 변환기를 제공하는 것이 본 발명의 일반적인 목적이다.

좀 더 특수한 본 발명의 목적은 다이나믹 레이진를 저하시키는 일이 없이 가중 저항의 저항비를작게 할 수 있는 D/A 변환기를 제공하는 것이다.

본 발명의 상술한 목적은 D/A 변환기를 인가되는 다수의 비트와 디지탈 입력신호에 의존하는 저항을 갖는 디지탈 입력신호를 수신하기 위한 입력 저항망수단 ; 입력저항망수단에 결합된 제 1 입력단과 기준전위를 수신하기 위해 접속 가능한 제 2 입력단을 구비하며, 디지탈 입력신호에 대응하는 아날로그 신호호서 가산동작의 결과를 출력단에 제공하기 위한 가산수단 ; 가산수단의 제 1 입력단과 출력단 사이에 제공되며, 디지탈 입력신호의 크기를 나타내는 제어신호에 의존하는 귀환 저항을 갖는 귀환저항망 ; 및 입력저항망수단과 귀환저항망에 결합되고, 입력 디지탈 신호의 비트 "1"이 처음 나타나기 전에 수신된 입력 디지탈 신호의 하나 또는 그 이상의 비트 "0"을 귀환저항망에 인가하도록 귀환저항망에 직렬형태로 수신되는 입력 디지탈 신호를 인가하며, 비트 "1"과 비트 "1"의 다음에 입력 디지탈 신호의 비트들을 귀환저항망에 인가하도록 귀환저항망에 입력 디지탈 신호를 인가하기 위한 귀환 저항망 제어수단으로 이루어진 가중 저항을 사용한 전류 가산형 D/A 변환기에 의해서 수행된다.

본 발명의 상술한 목적은 또한 D/A 변환기에 인가되는 다수의 비트수와 디지탈 입력신호에 의존하는 저항을 갖는 디지탈 입력신호를 수신하기 위한 입력저항수단, 상기 입력저항수단은 다지탈 입력신호의 다수의 비트수 보다 작은 수의 저항을 포함하고 ; 입력저항망수단에 결합된 제 1 입력단과 기준 전위를 수신하기 위해 접속 가능한 제 2 입력단을 구비하며, 디지탈 입력신호에 대응하는 아날로그 신호로서, 가산동작의 결과를 출력단에 제공하기 위한 가산수단 ; 및 디지탈 입력신호의 크기에 따라서 전압을 각 저항의 한단에 인가하기 위한 진폭 제어수단등으로 이루어진 가중저항을 갖는 전류 가산형 D/A 변환기에 의해서도 수행된다.

제 2 도는 본 발명의 제 1 실시예에 따른 D/A 변환기의 원리를 나타내는 블럭도이다. 입력저항망 4는 연산증폭기 3으로 형성된 가산기의 반전 출력단 IN에 연결된다. 귀환 회로로서의 기능을 하는 귀환 저항망 5 는 연산증폭기의 반전 입력단 IN과 출력단 OUT사이에 연결된다. 귀환저항망 5는 귀환저하망 제어회로 7에 의해 입력 디지탈 신호의 크기에 스위칭 제어되어, 디지탈 입력신호의 크기에 따른 저항치를 제공할 수 있다.

제 1 도에 입력 저항망은 디지탈 입력신호의 각 비트에 제공된 저항 RO-R15를 갖는다. 반면에, 제 2 도에 도시된 입력저항망 4는 소정수의 상위비트와 관련된 저항을 갖지 않는다. 예를 들어, 디지탈 입력신호가 16비트로 구성된다고 가정하면 입력저항망 4는 상위 4비트를 제외한 각 12비트에 관련된 저항을 갖는다. 따라서, 12번째 비트에 관련된 최대 저항대 최하위 비트(LSB)에 관련된 최소 저항의 비율은 종래의 최대 저항대 최소 저항의 비율보다 훨씬 작다. 이후에 자세히 설명할 것처럼 "1"이 취상위 비트(MSB)로 부터 시작하여 처음 나타날때, 이 "1"과 다음의 비트가 입력저항망 4에 입력된다. 디지탈 입력신호(00110…)가 입력단 IN에 입력될때, 입력저항망 4는 두개의 상위 0비트를 생략하여 얻은 110…을 입력한다.

귀환저항망 제어회로 7은 최상위 비트로 부터 시작하여 처음 "1"이 나타나기 전에 얻은 연속한 0의 수를 근거로 하여 귀환저항망 5에 의해 제공된 저항치를 변환시킨다. 연속한 0의 수를 계수함으로써 디지탈 입력신호의 크기를 동일하게 하는 것이 가능하게 된다. 예를 들어, 두개의 연속적인 0이 최상위 비트로 부터 시작하여 나타날때, 귀환저항망 5는 4개의 연속적인 0이 최상위 비트로 부터 시작하여 나타날때 얻어진 것보다 4배의 저항치를 제공한다.

제 3 도는 제 2 도에 보인 D/A 변환기를 상세히 나타낸 도면이다. 제 3 도에서는 제 1 도에 도시된 부분들과 같은 부분은 같은 참조번호를 병기된다. 제 3 도에서 입력저항망 4는 제 1 도에 보인 상위 비트에 대하여 제공된 저항 R12-R15를 갖지 않는다. 입력저항망 제어회로 6은 12비트의 쉬프트 레지스트 9와 래치 10으로서 구성된다. 반면에, 가산기 3의 귀환회로인 귀환저항망 5는 스위치 SW1과 저항 R9, 스위치 SW2와 저항 R10, 스위치 SW3와 R11 및 스위치 SW4와 저항 R12로 각각 형성된 4개의 직렬회로와 4개의 직렬회로에 병렬로 연결된 저항 R12로 구성된다. 귀환저항망 5의 각 스위치 SW1-SW4는 4비트의 쉬프트 레지스터 11과 래치 12로 구성된 귀환저항망 제어회로 7에 의해 선택적으로 ON/OFF가 제어된다.

타이밍 제어기 13은 외부장치로 부터 클럭펄스 CLK1 및 CLK2와 디지탈 입력신호 DATA를 수신하고, 클럭펄스 CLK-A 및 CLK-B와 리셋 펄스 RST를 출력한다. 디지탈 입력신호 DATA는 실제로 클럭펄스 CLK-A 및 CLK-B와 리셋펄스 RST를 발생하는 타이밍 제어기 13으로부터 출련된다. 클럭펄스 CLK2는 실제로 타이밍 제어기 13으로 부터 출력된다.

제 3 도에 나타난 회로의 동작을 설명한다. 우선 쉬프트 레지스터 11은 "1"이 쓰여지는 초기 상태로 설정된다. 제 4 도에 나타난 바와같이, 클럭펄스 CLK1에 따른 상위 비트로 부터 쉬프트 레지스터 9 및 11에 디지탈 입력신호의 비트가 순차적으로 저장된다. 이 동작 동안 타이밍 제어기 13을 제어할때, "1"이 처음으로 나타나기 전 또는 4개의 비트가 쉬프트 레지스터 11에 저장되기 전에 디지탈 입력신호가 쉬프트 레지스터 11에 쓰여진다. 그후에 디지탈 입력 신호가 쉬프트 레지스터 9에 쓰여진다. 결국, 디지탈 입력신호의 모든 비트가 쉬프트 레지스터 9 및 11에 선택적으로 저장된 후에, 클럭펄스 CLK2가 래치 10 및 12에 입력되고 쉬프트 레지스터 9 및 11에 저장된 데이타는 각각 래치 10 및 12에 입력된다. 래치 10에 쓰여진 데이타는 입력저항망 4를 제어한다. 데이타가 래치 10 및 12에 입력된후, 쉬프트 레지스터 11은 클리어(clear)되고, 초기 상태로 설정된다.

동작을 좀더 상세히 설명한다. 디지탈 입력신호(0010101101111101)일때, 클럭펄스 CLK1에 따라(0010…)의 순서로 쓰여진다. 디지탈 입력신호의 시작으로 부터 두개의 상위 비트가 0이 되서 쉬프트 레지스터 11에 쓰여지게 된다. 상기 두개의 상위 비트 다음에 오는 제 3 상위 비트가 "1"이 되서 쉬프트 레지스터 9에 쓰여지게 된다. 쉬프트 레지스터 11은 디지탈 입력신호의 제15비트보다 높은 비트로 채워지기 때문에 디지탈 입력신호의 제15비트 및 제16비트(예를 들어 0과 1)가 생략된다. 변환 정확도가 마지막 두개의 비트에 의해 약간 저하될 수 있다. 모든 16비트 데이타가 입력될때, 쉬프트 레지스터 9 및 11에 저장된 데이타가 각각 래치 10 및 12에 입력된다. 따라서, 가산기 3의 입력단에는 입력저항망 4를 경유해서 제 3 상위 비트에서 제14비트 사이의 비트, 즉(101011011111)을 근거로한 아날로그 신호가 입력된다. 처음 두개의 상위 0비트에 지정된 스위치 SW3 및 SW4의 두 직렬회로와 저항 R12 뿐만 아니라 대응하는 저항에 의해 정의된 이득에 따라 이들 아날로그 신호들이 가산된다.

제 5 도는 쉬프트 레지스터 9, 래치 10, 쉬프트 레지스터 11, 래치 12 및 타이밍 제어기 13의 회로도이다. 쉬프트 레지스터 9는 디지탈 입력신호가 n비트로 구성된(n-m)개의 플립플롭을 갖고, 쉬프트 레지스터 11은 비트 m과 같은 용량을 갖는다. 제 5 도에 보인 경우에 n=16이고, m=4이기 때문에 회로는 12개의 플립플롭(간단하게 하기 위해 4개의 플립플롭만 도시함)을 갖는다. 제 5 도에서, (1)-(28)은 각 구성요소인 신호라인을 표시한다. 플립플롭 FF(20)는 디지탈 입력신호 DATA를 입력하고, 타이밍제어기 13에 의해 출력된 클럭펄스 CLK-B로 동기화되어 전송된다.

래치 10은 (n-m)개의 플립플롭 FF를 갖고, 클럭펄스 CLK2로 동기화되어 쉬프트 레지스터 9로 부터의 데이타를 입력한다. 쉬프트 레지스터 11은 각각 프리셋 기능을 갖는 4개의 플립플롭 SFF를 갖는다. 플립플롭 SFF는 타이밍 제어기 13에 의해 출력된 리셋펄스 RST를 수신할때 1로 프리셋된다. 플립플롭 SFF(9)의 데이타 입력단이 접지되기 때문에, 타이밍 제어기 13에 의해 출력된 클럭펄스 CLK-A가 거기에 인가되는 각 시간에 "0"이 순차적으로 쉬프트 된다. 래치 12는 4개의 플립플롭 FF를 갖는다. 클럭펄스 CLK2가 래치 12의 플립플롭 FF에 인가될때, CLK2가 쉬프트 레지스터 11의 출력을 래치한다.

타이밍 제어기 13은 두개의 2-입력 OR회로인 OR1과 OR2, 두개의 3-입력회로 OR3과 OR4, 리셋 기능을 각각 갖는 5개의 플립플롭 RFF 및 지연회로 DLY를 갖는다.

O이 디지탈 입력신호의 최상위 비트로 부터 시작되서 순차적으로 공급되는 시간동안, 클럭펄스 CLK-A가 OR회로 OR3에 의해 순차적으로 출력된다. "1"이 처음 나타난 후에, 클럭펄스 CLK-B가 OR회로 OR4에 의해 순차적으로 출력된다.

플립플롭 RFF(13)-(16)은 지연회로 DLY에 의해 출력된 리셋신호 RST에 응답하여 리셋된다. 플립플롭 RFF(13)의 데이타 입력단이 고전위 전위전압 Vcc로 고정되기 때문에 클럭펄스 CLK-B가 인가된 각 시간에 "1"이 순차적으로 쉬프트된다. 제 5 도에 나타난 구조에서 "1"이 마지막 플립플롭 RFF(16)에 쓰여질때, 이 "1"의 반전된 버젼(version)즉, "0"이 다음 클럭펄스 CLK-B로 등기화되어 OR회로 OR4에 인가된다. 따라서, OR회로 OR4는 클럭펄스 CLK-B를 출력하는 것을 중지한다.

제7a 및 7b도는 디지탈 입력신호 DATA가 0110100일때 행하여진 동작을 보여준다. 이전의 디지탈 입력신호의 단에 응답하여 클럭펄스 CLK2가 발생된다. 지연회로 DLY(제 5 도)는 클럭펄스 CLK2를 지연하고 리셋펄스 RST(제7a도에서 ①)를 출력한다. 그로 인하여 제 5 도에 보인 쉬프트 레지스터 11 및 타이밍 제어기 13의 4개의 플립플롭 RFF이 초기 상태로 설정된다.

각 클럭펄스 CLK1의 하락으로 동기화되어 디지탈 입력신호 DATA가 전송된다. 리셋펄스 RST가 발생된 후(제7a도에서 ②)처음으로 나타나는 클럭펄스의 하락으로 동기화되어 클럭펄스 CLK-A가 발생된다. 쉬프트 레지스터의 플립플롭 SFF는 클럭펄스 CLK-A로 동기화되어 디지탈 입력신호 DATA의 최상위 비트를 래치시킨다.

다음 클럭펄스 CLK1의 하락으로 동기화되어 디지탈 입력신호의 비트 "1"이 입력된다. 동시에 플립플롭 RFF(7)의 출력이 일어나고, 클럭펄스 CLK-B가 하락한다(제7a도에서 ③). 즉, 클럭펄스 CLK-B가 클럭펄스 CLK-A를 대신해서 출력된다. 플립플롭(20)이 클럭펄스 CLK-B의 하락으로 동기화되어 비트 "1"을 래치시킨다. 동시에, "1"이 플립플롭(13)에 래치된다.

같은 방법으로 디지탈 입력신호 DATA의 한 비트가 클럭펄스 CLK1의 하락으로 동기화되어 플립플롭(20)에 입력되고, 이전에 입력되었던 비트가 다음 스테이지(제7a도의 ④와 ⑤)의 쉬프트 레지스터(19)-(17)에 전송된다.

제 5 도에서는 설명의 편의상 쉬프트 레지스터 9 및 래치 10이 각각 4-비트 쉬프트 레지스터로 형성된다. 따라서, 클럭펄스 CLK-B가 하락하는 시간에 쉬프트 레지스터 9의 4개의 플립플롭 FF(17)-(20)은 디지탈 입력신호 DATA의 제 2 내지 5상위 비트 "1101"을 각각 래치시킨다.

클럭펄스 CLK-B가 하락할때, 플립플롭 RFF(16)로 부터 "1"을 반전시켜 얻은 OR회로 OR4에 인가된다. 따라서, OR회로 OR4는 클럭펄스 CLK-B를 출력하는 것을 중지하고, 디지탈 입력데이타 DATA의 6번째 비트보다 낮거나 같은 비트들이 생략된다. 그후에 디지탈 입력신호 DATA(전송 명령)의 끝을 클럭펄스 CLK2로 동기화하여, 쉬프트 레지스터 11에 저장된 데이타가 래치 12에 전송되고 쉬프트 레지스터 9에 저장된 데이타는 래치 10(제B도에서 ⑦)에 전송된다. 쉬프트 레지스터 11의 4개의 플립플롭 SFF와 타이밍 제어기 13의 4개의 플립플롭 RFF(13)-(16)은 초기화된다.

제7b 및 7c도는 디지탈 입력신호 DATA가 "11010110"일때 행해진 동작을 나타낸다. 이 디지탈 입력신호 DATA의 최상위 비트가 "1"이므로 클럭펄스 CLK-A는 발생되지 않고 클럭펄스 CLK-B는 즉시 출력된다.

제7d 및 7e도는 디지탈 입력신호 DATA가 "00011010"일때 행해진 동작을 나타낸다. 제7e 및 7f도는 디지탈 입력신호 DATA가 "00000010"일때 행해진 동작을 나타낸다.

본 발명의 제 2 실시예에 따른 D/A 변환기의 설명을 한다. 제 8 도는 제 2 실시예에 따른 D/A 변환기의 원리를 보인 블럭도이다. 제 8 도에서 연산증폭기 3으로 형성된 가산기의 반전 입력단이 입력저항망 4에 연결되고 귀환 저항 Rf는 연산증폭기와 반전 입력단과 출력단과 연결된다. 입력저항망 4의 출력신호의 진폭은 디지탈 입력신호의 진폭에 따라서 제어된다.

제 2 실시예는 가산기의 입력신호의 진폭을 변화시킨다. 입력저항망 4는 상위 비트에 관련된 저항을 갖지 않아서 최대 저항과 최소 저항 사이에 작은 비율을 얻을 수 있게 된다. 입력저항망 4의 출력신호의 진폭은 디지탈 입력신호의 크기에 따라 적당한 값으로 설정된다.

제 9 도는 제 8 도에 나타낸 구조를 상세히 나타낸 블럭도이다. 제 9 도에서는 제 3 도에 보인 부분과 같은 부분들은 같은 참조번호를 병기한다. 제 9 도에서 입력저항망 4는 제 3 도에 보인 같은 방법으로 4개의 상위 비트에 관련된 저항 R12-R15를 갖지 않는다. 마찬가지로 입력저항망 제어회로 6은 12비트의 쉬프트 레지스터 9 및 래치 16으로 구성된다. 래치 16은 공지의 진폭 제어기능을 갖는 래치회로로 형성된다. 래치 16의 출력회로의 진폭이 4비트의 쉬프트 레지스터 14 및 래치 15로 구성된 진폭제어회로 8의 출력회로에 의해 제어된다. 저항 R12는 가산기 3의 귀환회로로서의 기능을 해서 고정이득을 얻을 수 있다.

초기에 쉬프트 레지스터 9 및 14가 "0"으로 설정된다. 디지탈 입력신호의 비트는 제 4 도에 보인 바와같이 클럭펄스 CLK-A 및 CLK-B로 동기화되어 최상위 비트로 부터 시작하여 쉬프트 레지스터 9 및 14에 저장된다. 디지탈 입력신호의 순차비트는 "1"이 처음으로 나타나거나 4개의 비트 쉬프트 레지스터 14에 저장될때까지 쉬프트 레지스터 14에 저장된다. 그후 디지탈 입력신호의 다른 비트가 쉬프트 레지스터 9에 저장된다. 그후 디지탈 입력신호의 다른 비트가 쉬프트 레지스터 9에 저장된다. 디지탈 입력신호의 비트가 상술한 방법으로 쉬프트 레지스터 9 및 14에 저장된 후에 클럭펄스 CLK2가 래치 16 및 15에 입력되서 쉬프트 레지스터 9 및 14에 저장된 데이타가 각각 래치 16 및 15에 입력된다. 래치 16에 입력된 데이타가 입력저항망 4를 제어하고, 래치 15에 입력된 데이타가 입력저항망 4의 출력신호의 진폭을 제어한다. 데이타가 래치 16 및 15에 입력된 후 쉬프트 레지스터 9 및 14가 클리어되어 초기상태로 설정된다.

제 3 도에 나타낸 것과 같은 방법으로 디지탈 입력신호가 (0010101101111101)일때 행하여진 동작을 설명한다. 디지탈 입력신호가 클럭펄스 CLK-A로 동기화되어 0010…의 순서로 저장된다. 최상위 비트로 부터의 두 비트는 "0"이고, 따라서 쉬프트 레지스터 14에 저장된다. 반면에, 디지탈 입력신호의 제 3 비트는 "1"이 되서 클럭펄스 CLK-B로 동기화되어 쉬프트 레지스터 9에 쓰여진다. 제 3 비트 다음에 오는 비트로 클럭펄스 CLK-B로 동기화되어 쉬프트 레지스터 9에 쓰여진다. 제15 및 16비트는 저장된 용량이 없기 때문에 쉬프트 레지스터 9에 저장되지 않는다. 제16비트가 입력될때 쉬프트 레지스터 9 및 14에서 유효한 데이타가 클럭펄스 CLK2로 동기화되어 래치 16 및 15에 입력된다. 그 결과로서 제 3 비트 및 제14비트 사이의 데이타(101011011111)를 근거로 한 아날로그 신호가 입력저항망 4를 경유해서 가산기 3의 입력단에 인가된다. 이들 아날로그 신호의 진폭이 처음 두 비트(00)를 근거로 한 소정의 값(최대 진폭의 1/4)으로 제한된다. 가산기 3은 저항 R12에 의한 저항 이득에 따라 진폭 제한된 아날로그 신호를 가산하고 증폭한다.

제 2 실시예는 최대 저항과 최소 저항사이의 비를 감소시키는 것을 가능케 한다. 더우기, 각 아날로그 신호의 진폭이 입력 디지탈 신호의 크기에 따라 적당한 값으로 제한되기 때문에 다이나믹 레인지가 작아지는 것을 방지할 수 있다.

제 3 및 9도에서 점선으로 둘러쳐진 부분들은 서로(12비트 가산기)같다. 복수의 비트(n비트)가 통과되고, 어떤 남겨진 비트들이 래치 10 및/또는 래치 13에 래치되는 경우에 출력은 원래의 출력보다 2_T배가 더 크다. 예를 들어 같은 데이타가(01101010111001111) 및 (00110101011100111)을 위해 래치 10 및 13에 입력된다. 그러므로, 나중 데이타가 한 비트 쉬프트되서 두배의 크기차가 난다. 그러한 크기의 차는 제 1 실시예에는 저항 Rf가 1/2로 설정되는 배열에 의해서 그리고 제 2 실시예에서는 입력신호의 진폭이 반으로 설정되는 배열에 의해서 보상된다.

상술한 본 발명의 실시예에 따라 디지탈 입력신호의 4개의 비트를 선택적으로 생략하여 96dB의 다이나믹 레인지를 얻을 수 있다. 디지탈 입력신호가 작은값(하나 그 이상의 선두 비트가 0이 되는 값)을 나타낼때, 이러한 하나 이상의 0비트가 생략된다. 반면에 디지탈 입력신호가 큰값(선두 비트가 2진수 비트인 값)을 가질 때, 하위 비트는 생략된다. 이 배열로 최소값(0000000000000001)과 최대값에 근접한 값(1111111111110000)사이의 범위에서 디지탈 입력신호를 아날로그 신호로 변환시키는 것이 가능하게 된다. 계산으로 부터 다이나믹 레인지가 96.3dB이 되는 것을 알 수 있다.

더우기, 소형의 D/A 변환기를 제공하는 것이 가능하다. 제 1 도에 보인 종래의 D/A 변환기에서 저항 RO-R15로 구성된 저항망은 D/A 변환기를 형성하기 위해 사용된 전체 면적의 약 2/3를 차지한다. 저항은 길이와 비례하기 때문에, 저항치의 총합이 저항망의 면적을 결정한다. 제 1 도에서 RO=1이라고 가정한다면, 저항망의 저항치의 총합은 다음과 같다.

RO+R1+…+R15+R16=10×10³×(2⁰+2¹+…+2¹⁵+2¹⁶)

여기서, 2⁰+2¹+…+2ⁿ=2ⁿ⁺¹-1이다.

따라서 다음식이 얻어진다.

RO+…+R16+10⁴×(2¹⁷-1)=10⁴×131071……………………………………(1)

반면에, 제 3 도에서 저항치의 총합은

(입력저항망 4의 저항치의 총합)+(귀환저항망 5의 저항치의 총합)=10⁴×[12¹²-1)+2⁷]=10⁷×512 (2) 식(1)과 (2)로 부터, 본 발명에 따른 저항망 면적과 종래 배열에 다른 면적 사이의 비를 다음과 같다.

(10⁴×512)/10⁴×131071≒0.059-5.9%

즉, 종래 면적의 5.9%로 면적을 감소하는 것이 가능하게 된다. 제 1 도에 보인 D/A 변환기의 전체 크기와 제 3 도에 보인 D/A 변환기의 전체 크기의 비는 다음과 같다.

[(1/3)+(2/3)0.059]/[(1/3)+(2/3)]=0.37

즉, D/A 변환기는 종래 변환기 크기의 3.7%가 되는 크기를 갖는다. 그러나, 디지탈 회로의 크기는 저항망의 크기와 비교하여 무시해도 좋고, 따라서 상기 검토한 디지탈 회로의 크기를 고려하지 않는다.

본 발명의 D/A 변환기용으로 필요한 응용분야에 접합하다.

Claims

D/A 변환기에 인가되는 다수의 비트를 가지며 디지탈 입력신호에 의존하는 저항을 갖는 디지탈 입력신호를 수신하기 위한 입력저항망 수단(4, 6) ; 상기 입력저항망 수단(4, 6)에 결합된 제 1 입력단과 기준전위를 수신하기 위해 접속 가능한 제 2 입력단을 구비하며, 상기 디지탈 입력신호에 대응하는 아날로그 신호로서 가산동작의 결과를 출력단에 제공하기 위한 가산수단(3) ; 상기 가산수단(3)의 상기 제 1 입력단과 상기 출력단 사이에 제공되며, 상기 디지탈 입력신호의 크기를 나타내는 제어신호에 따른 귀환 저항을 갖는 귀환저항망(5) ; 및 상기 입력저항망 수단(4, 6)과 상기 귀환저항망(5)에 결합되고, 입력디지탈 신호의 비트 "1"이 처음 나타나기 전에 수신된 입력디지탈 신호의 하나 또는 그 이상의 비트 "0"을 귀환저항망(5)에 인가하도록 귀환저항망(5)에 직렬형태로 수신된 입력디지탈 신호를 인가하며, 상기 비트 "1"가 비트 "1"의 다음에 입력디지탈 신호의 비트들을 귀환저항망(5)에 인가하도록 귀환저항망(5)에 입력디지탈 신호를 인가히기 위한 귀환저항망 제어수단(7)으로 이루어진 가중저항을 사용한 전류가산형 D/A 변환기.
제 1 항에 있어서, 상기 입력저항망 수단(4, 6)이 상위 4비트수가 제거된 12비트수에 관련된 저항을 포함하는 D/A 변환기.
제 1 항에 있어서, 상기 귀환 저항망 제어수단(7)이 최상위비트로 부터 시작하여 처음 나타나는 비트 "1"을 결정하는 수단인 D/A 변환기.
제 1 항에 있어서, 상기 귀환저항망 제어수단(7)이 상기 디지탈 입력신호의 최상위비트로 부터 순차적으로 얻어진 2진수 0을 근거로 하여 가변저항을 제공하는 수단을 포함하는 D/A 변환기.
제 1 항에 있어서, 상기 귀환저항망(5)이 저항 및 스위치를 각각 갖는 소정의 수의 직렬회로와 상기 가산수단(3)의 제 1 입력단 및 출력단에 접속되는 기준저항을 포함하며, 상기 직렬회로의 각각의 제 1 단이 상기 가산수단(3)의 제 1 입력단에 접속되고, 제 2 단은 상기 가산수단(3)의 출력단에 접속되는 D/A 변환기.
제 5 항에 있어서, 상기 직렬회로의 각각이 제어신호를 수신하는 제어단을 포함하며, 상기 직렬회로의 각각의 저항이 상기 가산수단(3)의 제 1 입력단에 연결되는 D/A 변환기.
제 6 항에 있어서, 상기 제어신호가 소정의 직렬회로의 수와 같은 수의 비트를 가지되, 각 비트는 상기 직렬회로의 대응하는 회로의 제어단에 인가되며, 상기 직렬회로의 대응하는 회로의 스위치가 디지탈 입력신호의 최상위 비트로 부터 처음 나타나는 비트 "1"에 근거하여 설정되는 제어신호의 다수의 비트중에서 적어도 한 비트에 응답하여 ON하기 위한 스위치 수단(SW-SW4)을 포함하는 D/A 변환기.
제 4 항에 있어서, 상기 귀환저항망 제어수단(7)이 상기 디지탈 입력신호의 최상위 비트로 부터 시작하여 디지탈 입력신호의 순차적인 비트 "0"이 발생하는 각 시간동안 대응하는 스위치에 의해 ON이 되게 하는 비트값을 발생하기 위한 쉬프트 레지스터 수단(11)을 포함하는 D/A 변환기.
제 5 항에 있어서, 상기 최상위 비트에 대응하는 상기 직렬회로중의 한 회로의 저항이 상기 기준 저항과 같은 저항을 갖는 D/A 변환기.
제 1 항에 있어서, 상기 디지탈 입력신호가 직렬로 배열된 다수의 비트를 갖는 D/A 변환기.
제 1 항에 있어서, 상기 입력저항망 수단(4, 6)이 상기 디지탈 입력신호의 최상위비트로 시작하여 처음 나타나는 비트 "1"을 포함하고 상기 비트 "1"의 다음에 비트를 포함하는 상기 디지탈 입력신호의 다수의 비트를 순차적으로 쉬프트하기 위한 쉬프트 레지스터 수단(9) ; 상기 쉬프트 레지스터 수단(9)에서의 비트를 전송하여 저장하기 위한 래치수단(10) ; 및 상기 래치수단(10)으로 부터 전송된 상기 비트를 근거로하여 선택되는 소정수의 저항을 포함하며 ; 상기 귀환저항망(5)이 소정수의 직렬회로, 상기 가산수단(3)의 제 1 입력단과 출력단의 사이에 연결된 기준저항 , 상기 직렬회로의 각각은 저항, 스위치, 제 1 단 및 제 2 단을 가지고, 상기 직렬회로의 각각의 제 1 단이 상기 가산수단(3)의 제 1 입력단에 연결되고, 제 2 단은 상기 가산수단(3)의 출력단에 연결되며 ; 상기 귀환저항망 제어수단(7)은 최상위 비트로 부터 시작하여 상기 디지탈 입력신호의 연속적인 비트 "0"중의 하나가 입력되는 각 시간동안 상기 스위치에 의해 ON이 되게 하는 비트값을 발생하기 위한 쉬프트 레지스터 수단(11) ; 및 상기 디지탈 입력신호의 최상위 비트가 입력된후에 상기 쉬프트 레지스터(11)에 저장된 상기 비트값으로 상기 직렬회로중 대응하는 회로의 스위치의 제어단을 공급하기 위한 래치수단(12)을 포함하는 D/A 변환기.
제11항에 있어서, 상기 디지탈 입력신호의 비트 "0"이 최상위 비트로 부터 시작하여 순차적으로 입력될때 제 1 클럭신호를 발생하고, 상기 디지탈 입력신호의 비트 "1"이 처음 나타난 후에 제 2 클럭신호를 발생하기 위한 타이밍 제어수단(13)을 더 포함하여, 상기 귀환저항망 제어수단(7)의 쉬프트 레지스터 수단(11)이 상기 제 1 클럭신호로 동기화하여 동작하기 위한 수단을 포함하며, 상기 입력저항망 수단(4, 6)의 쉬프트 레지스터 수단(9)이 상기 제 2 클럭신호로 동기화하여 동작하기 위한 수단을 포함하는 D/A 변환기.
제12항에 있어서, 상기 타이밍 제어수단(13)이 상기 입력디지탈 신호로 부터 상기 제 1 클럭신호 및 상기 제 2 클럭신호를 발생하고 디지탈 입력신호의 전송시간을 나타내는 클럭펄스를 발생하기 위한 수단을 포함하는 D/A 변환기.
제 1 항에 있어서, 상기 가산수단(3)이 연산증폭기인 D/A 변환기.
소정수의 비트와 디지탈 입력신호에 따른 저항을 갖는 디지탈 입력신호를 수신하며, 디지탈 입력신호의 소정수의 비트보다 작은수의 저항을 포함하는 입력저항망수단(5, 6) ; 상기 입력 저항망 수단(4, 6)에 결합된 제 1 입력단, 기준전위를 수신하기 위해 접속가능한 제 2 입력단, 및 출력단을 가지며, 상기 제 1 입력단에서 얻어진 신호와 기준전위를 가산하여 디지탈 입력신호에 대응하는 아날로그 신호로서 가산 동작의 결과를 상기 출력단에 제공하기 위한 가산수단(3) ; 디지탈 입력신호의 크기에 따른 전압을 각각의 상기 저항의 한단에 인가하기 위한 것으로서, 디지탈 입력신호의 최상위 비트로 부터 시작하여 순차적으로 얻어진 상기 디지탈 입력신호의 0을 유지하기 위한 제 1 수단, 및 순차적으로 얻어진 상기 0의 수를 근거로 하여 상기 저항의 각각의 한 단에 인가된 전압을 변화시키기 위한 제 2 수단을 포함하는 진폭 제어수단(8)으로 이루어지는 가중 저항을 갖는 전류 가산형 D/A 변환기.
제15항에 있어서, 상기 제 2 수단이 상기 디지탈 입력신호의 최상위 비트로 부터 시작하여 처음나타내는 비트 "1"을 포함하고 상기 비트 "1"의 다음에 비트를 포함하는 상기 디지탈 입력신호의 비트를 유지하기 위한 쉬프트 레지스터 수단(9) ; 및 상기 쉬프트 레지스터 수단(9)에 저장된 비트와 대응하는 상기 입력저항망 수단(4, 6)의 모든 저항으로 부터 저항을 선택하며, 선택된 저항 각각의 한단에 전압을 인가하기 위한 래치수단(16)을 포함하는 D/A 변환기.
반전입력단, 비반전 입력단 및 출력단을 갖고, 비반전입력단이 기준전압을 수신하기 위해 결합되는 연산증폭기(3) ; 스위치와 직렬로 접속된 저항을 포함하며 반전입력단과 출력단 사이에 결합되는 적어도 하나의 회로를 포함하는 귀환저항망(5) ; 귀환저항망(5)에 결합되고 디지탈 입력신호를 수신하기 위해 결합되어 디지탈 입력신호의 최상위비트로 부터 시작하여 첫번째 상태를 갖는 비트의 처음 발생에 따라 스위치를 제어하도록 스위치 신호를 발생시키는 귀환저항망 제어회로(7) ; 및 반전입력단에 결합된 제 1 단과 디지탈 입력신호의 최하위 비트에 첫번째 상태를 갖는 비트의 처음 발생으로 부터 시작하는 디지탈 입력신호의 각 비트를 수신하는 제 2 단을 갖는 다수의 저항을 포함하는 입력저항망(4)으로 이루어진 디지탈 입력신호와 기준전압을 수신하는 D/A 변환기.
반전입력단, 비반전 입력단 및 출력단을 갖고, 비반전 입력단이 기준전압을 수신하기 위해 결합되는 연산증폭기(3) ; 반전입력단에 결합된 제 1 단과 증폭제어된 디지탈 신호의 각 비트를 수신하기 위해 결합된 제 2 단을 갖는 다수의 저항을 포함하는 입력저항망(4) ; 입력저항망(4)에 결합하고 디지탈 입력신호를 수신하기 위해 결합되어, 제어신호와 디지탈 입력신호에 따라 증폭제어된 디지탈 신호를 발생시키기 위한 입력 저항망 제어회로(6) ; 입력저항망 제어회로(6)에 결합되고 디지탈 입력신호를 수신하기 위해 결합되어 디지탈 입력신호와 최상위 비트로부터 시작하는 첫번째 상태를 갖는 비트의 첫번째 발생에 따라 제어진폭된 디지탈 신호의 진폭을 변형하기 위해 제어신호를 발생시키는 진폭제어회로(8)로 이루어진 디지탈 입력신호와 기준전압을 수신하는 D/A 변환기.