JPH0377429A

JPH0377429A - ディジタル・アナログ変換器

Info

Publication number: JPH0377429A
Application number: JP1214299A
Authority: JP
Inventors: Noriyuki Tokuhiro; 宣幸徳廣
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-08-21
Filing date: 1989-08-21
Publication date: 1991-04-03
Also published as: EP0439623A1; CA2039697C; EP0439623A4; KR920702094A; KR940007545B1; WO1991003105A1; CA2039697A1; US5307065A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］荷重抵抗を用いた電流加算型のディジタル・アナログ変
換器に関し、入力データに対するアナログ信号への変換のダイナミッ
クレンジを低下させることなく荷重抵抗の抵抗比を小さ
くできるディジタル・アナログ変換器を提供することを
目的とし、第１の発明は、荷重抵抗を用いた電流加算型のディジタ
ル・アナログ変換器において、加算器の入力端子に接続
された入力抵抗網と、加算器の帰還回路に接続され利得
を可変する帰還抵抗網と、該帰還抵抗網を入力ディジタ
ル信号の大きさに応じて切換制御する帰還抵抗網制御回
路を設けるように構成し、第２の発明は、荷重抵抗を用いた電流加算型のディジタ
ル・アナログ変換器において、加算器の入力端子に接続
された入力抵抗網と、入力ディジタ・ル信号の大きさに
応じて前記入力抵抗網の出力信号の振幅を制御する振幅
制御回路を設けるように構成する。

〔産業上の利用分野〕

本発明は、量子化されたディジタル信号をアナログ信号
に変換するディジタル・アナログ変換器に関するもので
あり、更に詳しくは、荷重抵抗を用いた電流加算型のデ
ィジタル・アナログ変換器の改良に関する。

〔従来の技術Ｊ第６図は従来の荷重抵抗を用いた電流加算型のディジタ
ル・アナログ変換器の一例を示すブロック図であり、１
６ビツトの例を示している。図において、入力端子ＩＮ
に入力される“１′、　“０“に量子化されたパルス列
よりなる１６ビツトのディジタル信号は、クロック端子
ＣＬＫ、に入力されるシフトクロックに従って順次シフ
トレジスタ１に格納されていく。該シフトレジスタ１に
格納されたディジタル信号は、１６ビツトすべてがシフ
トレジスタ１に格納された後にクロック端子ＣＬＫ、に
入力されるラッチパルスに従ってラッチ２に取り込まれ
る。該ラッチ２の１６ビツトの各出力端子り。〜Ｄ３．
はそれぞれ抵抗Ｒ０〜Ｒ１，を介して加算器として用い
られる演算増幅器３の反転入力端子に接続されている。

なお、該演算増幅器３の反転入力端子は抵抗Ｒ１６を介
して出力端子ＯＵＴと接続され、非反転入力端子は接地
されている。ここで、抵抗Ｒ８−Ｒ１６は荷重抵抗とし
て２の倍数で重み付けされている。

すなわち、ＲＩｂ−２Ｒ１５＋　　ＲＩｑ−２ＲＩイ、
Ｒ７−２Ｒ，、、・・・、Ｒ＋−２Ｒｏの関係に選定さ
れている。

このような構成において、ランチ２の各出力端子Ｄ０〜
Ｉ）＋ｓから出力される電圧をＶ。−ＶＩ５とすると、
演算増幅器３の出力電圧Ｖ　ｏｕｔは、Ｖｏｌｔ−（Ｖ
＋ｓ／Ｒ＋、＋Ｖ＋４／Ｒ＋４＋−＋Ｖ、／Ｒ、＋−−
・＋Ｖｏ　／Ｒｏ　）　ＲＩ６になる。

従って、ラッチ２の各出力端子り。−Ｄ、５から出力さ
れる出力データが“０″のときには例えばＯｖが出力さ
れ、１１のときには例えば１ｖが出力されるものとする
と、入力端子ＩＮに入力される“１″　　“Ｏ″に量子
化されたパルス列よりなる１６ビツトのディジタル信号
は、完全にアナログ信号に変換されることになる。

例えば１２ビツトのＤ／Ａ変換器で・１６ビツトのディ
ジタル信号を変換する場合、必ずどこか４ビツトをきり
すてる。

■最も一般的には下位４ビツトをきりすてる。ディジタ
ル信号が１６ビツトの最強音から最弱音までまんべんな
くある場合、下位をきりすてる。

この場合、元の信号に歪がなければ、１２ビツトで変換
されたアナログ信号にも大きな歪は発生しない。ただ最
弱音（４ビツト分）はなくなってしまう。

■大きな音がない場合、上位４ビツトをきりすてる最弱
音に意味があり、大きな方の音（信号）にあまり意味が
ない（またはびん度が小さい）とき、上位をきりすてる
。この場合、大きな信号が入ると歪が発生する。

■上位、下位それぞれ数ビットをきりすてる。■と■の
中間の方法。ある程度大きな信号も扱い、ある程度小さ
な信号も扱いたい場合に用いる。

ただ、上の３つの方法のどれをとっても、ダイナラミッ
クレンジは７２ｄＢ以上にならない。

上記３方法は、入力には９６ｄＢ　（１６ビツト）の情
報があるにもかかわらず１２ビツト分（７２ｄＢ）Ｌか
使っていない。

［発明が解決しようとする課題］ところで、このような従来の回路構成における演算増幅
器３の入力抵抗として機能する抵抗Ｒ９〜ＲＩ、の抵抗
値の精度は、そのままディジタル・アナログ変換器の変
換精度を決定付けることになる。

しかし、前述のような１６ビツトのディジタル・アナロ
グ変換器の場合には抵抗Ｒ１６とＲ９の抵抗比は２　”
（−６５５３８）になり、例えばＲ８を１０にΩにする
とＲ，６は８５５．３８ＭΩにしなければならず、高精
度の抵抗を実現することは困難である。

また、このようなディジタル・アナログ変換器を１個の
ＬＳＩとして集積回路化するのにあたっては、各抵抗の
精度を確保するために抵抗セルを大きく作成しなければ
ならず、ＬＳＩチップのサイズが大きくなってしまう。

このような不都合を解決するために、上位の複数ビット
及び下位の複数ビットを全く使わないものとして回路を
構成することも行われているが、使用しないビットが固
定されることから入力データが大きい場合や小さい場合
には出力波形が極端に歪んでしまうという問題がある。

本発明は、このような課題に鑑みてなされたものであり
、入力データに対するアナログ信号への変換のダイナミ
ックレンジを低下させることなく荷重抵抗の抵抗比を小
さくできるディジタル・アナログ変換器を提供すること
を目的とする。

［課題を解決するための手段］第１図は第１の発明のディジタル・アナログ変換器の原
理ブロック図である。図において、演算増幅器３よりな
る加算器の反転入力端子には入力抵抗網４が接続され、
該反転入力端子と出力端子の間には帰還回路として帰還
抵抗網５が接続されている。前記帰還抵抗網５は帰還抵
抗網制御回路７により入力ディジタル信号の大きさに応
じて切換制御される。

第２図は第２の発明のディジタル・アナログ変換器の原
理ブロック図である。図において、演算増幅器３よりな
る加算器の反転入力端子には入力抵抗網４が接続され、
該反転入力端子と出力端子の間には帰還抵抗Ｒｆが接続
されている。入力抵抗網４の出力信号の振幅は入力ディ
ジタル信号の大きさに応じて振幅制御回路８により制御
される。

［作用］第１の発明は加算器の増幅率を変えるものであって、入
力抵抗１１４としては従来の回路に比べて上位の複数ビ
ット分が省かれていて、抵抗比が従来よりも小さくなる
ように選定されている。そして、加算器３の帰還回路に
は利得を可変にするための帰還回路網５が接続されてい
て、入力ディジタル信号の大きさに応じた適切な利得に
設定される。

このように構成することにより、入力データに対するア
ナログ信号への変換のダイナミックレンジを低下させる
ことなく荷重抵抗の抵抗比を小さくできる。

第２の発明は加算器の入力信号の大きさを変えるもので
あって、入力抵抗網４としては従来の回路に比べて上位
の複数ビット分が省かれていて、抵抗比が従来よりも小
さくなるように選定されている。そして、入力抵抗網４
の出力信号の振幅は入力ディジタル信号の大きさに応じ
た適切な値に設定される。

このように構成することによっても、入力データに対す
るアナログ信号への変換のダイナミックレンジを低下さ
せることなく荷重抵抗の抵抗比を小さくできる。

［実施例］以下、図面を参照して、本発明の実施例を詳細に説明す
る。

第３図は第１の発明の一実施例を示すブロック図であり
、第１図及び第６図と同一のものには同一の符号を付し
て示している。図において、入力抵抗網４は、第６図の
従来の回路に比べると、上位４ビツトの抵抗Ｒ１２〜Ｒ
Ｉ９が省かれている。これに応じて、入力抵抗網制御回
路６は、１２ビツトのシフトレジスタつとラッチ１０と
で構成されている。一方、加算器３の帰還回路として、
スイッチＳＷ、と抵抗Ｒ９，スイッチＳＷ２と抵抗Ｒ１
０＋　スイッチＳＷ、と抵抗Ｒ１，、スイッチＳＷ４と
抵抗Ｒ１□の各直列回路と抵抗ＲＢとの並列回路よりな
る帰還抵抗網５が接続されている。該帰還抵抗網５の各
スイッチＳＷ、〜ＳＷ４は、４ビツトのシフトレジスタ
１１とラッチ１２とで構成されている帰還抵抗網制御回
路７により選択的にオンオフ駆動される。

このような構成において、シフトレジスタ９は“Ｏｏに
初期設定され、シフトレジスタ１１は“１．“に初期設
定されている。そして、入力ディジタル信号は第５図に
示すように上位ビットからシフトクロック（ＣＬＫＩ　
）に従って順次シフトレジスタ９，１１に格納されるが
、入力ディジタル信号が初めて１＃になるまで又はシフ
トレジスタ１１に４ビツトが格納されるまではまずシフ
トレジスタ１１に格納され、それ以降はシフトレジスタ
９に格納される。このようにして各シフトレジスタ９，
１１にフルビットのデータが格納された後ラッチパルス
（ＣＬＫ２）がラッチ１０１２に入力され、各シフトレ
ジスタ９．１１に格納されているデータは各ラッチ１０
，１．２に取り込まれる。ラッチ１０に取り込まれたデ
ータは入力抵抗網４を制御し、ラッチ１２に取り込まれ
たデータは帰還抵抗網５を制御する。なお、データが各
ラッチ１０．ｉ２に取り込まれた後、各シフトレジスタ
９、■１はクリアされて初期設定される。

具体例について説明する。入力ディジタル信号が（００
１０１０１Ｌ０１１１．１ｌＯ１）とすると、該入力デ
ィジタル信号はシフトクロック（ＣＬＫＩ　）に従って
００ｔｏ・・・の順に格納される。先頭から２ビツトは
“０”なのでシフトレジスタ１１に格納されるが、３ビ
ツト目は“１″なので３ビツト目以降１４ビツト目まで
はシフトレジスタ９に格納される。なお、１５．１．６
ビツト（Ｏｌ）については格納領域がないために捨てら
れることになり、この２ビツト分は精度が落ちる。この
ようにして１６ビツトのデータが入力された時点で各シ
フトレジスタ９．１１に格納されているデータは各ラッ
チ１０．１２に取り込まれる。この結果、加算器３の入
力端子には入力抵抗網４を介して３ビツト目以降１４ビ
ツト目までのデータ（１０１０１１０１１１１１）に応
じたアナログ信号が入力され、これらのアナログ信号は
帰還回路として先頭２ビツトのデータ（００）に対応し
たスイッチ（ＳＷ３と５Ｗ４）と抵抗との２系統の直列
回路と抵抗Ｒ０２が並列接続されることによって設定さ
れる利得に従って加算増幅出力される。

このように構成することにより、従来に比べて荷徂抵抗
の抵抗比を小さくでき、加算器の利得を入力ディジタル
信号の大きさに応じて適切な値に設定できるのでダイナ
ミックレンジが小さくなることもない。

第４図は第２の発明の一実施例を示すブロック図であり
、第３図と同一のものには同一の符号を付して示してい
る。図において、入力抵抗網４は第３図と同様に上位４
ビツトの抵抗ＲＩ２〜Ｒ１，が省かれている。これに応
じて、入力抵抗網制御回路６も１２ビツトのシフトレジ
スタ９とラッチ１３とで構成されるが、第４図ではラッ
チ１３として振幅制御機能付きのものが用いられている
。該ラッチ１３の出力信号の振幅は、４ビツトのシフト
レジスタ１４とラッチ１５とで構成されている振幅制御
回路８の出力信号により制御される。加算器３の帰還回
路としては抵抗Ｒ３２のみが接続されて一定の利得に設
定されている。

このような構成において、シフトレジスタ９゜１４はい
ずれも“０”に初期設定されている。そして、入力ディ
ジタル信号は第５図に示すように上位ビットからシフト
クロック（ＣＬＫ、）に従って順次シフトレジスタ９．
１４に格納されるが、入力ディジタル信号が初めて１＃
になるまで又はシフトレジスタ１４に４ビツトが格納さ
れるまではまずシフトレジスタ１４に格納され、それ以
降はシフトレジスタ９に格納される。このようにして各
シフトレジスタ９，１４にフルビットのデータが格納さ
れた後ラッチパルス（ＣＬＫ２）がラッチ１３，１．．
５に入力され、各シフトレジスタ９．１４に格納されて
いるデータは各ラッチ１３１５に取り込まれる。ラッチ
１３に取り込まれたデータは入力抵抗網４を制御し、ラ
ッチ１５に取り込まれたデータは入力抵抗網４の出力信
号の振幅を制御する。なお、データが各ラッチ１３．１
５に取り込まれた後、各シフトレジスタ９．１４はクリ
アされて初期設定される。

第３図と同様に入力ディジタル信号が（ｏｏ＋ｏｉ旧１
０目１１１．０１）の具体例について説明する。該入力
ディジタル信号はシフトクロック（ＣＬＫ、）に従って
００１０・・・の順に格納される。先頭から２ビットは
“Ｏｏなのでシフトレジスタ１４に格納されるが、３ビ
ツト目は“１”なので３ビツト目以降１４ビツト目まで
はシフトレジスタ９に格納される。

なお、１５．１６ビツト（Ｏｌ）については格納領域が
ないために捨てられることになり、この２ビツト分は精
度が落ちる。このようにして１６ビツトのデータが入力
された時点で各シフトレジスタ９゜１４に格納されてい
るデータは各ラッチ１３，１５に取り込まれる。この結
果、加算器３の入力端子には入力抵抗網４を介して３ビ
ツト目以降１４ビツト目までのデータ（１０１０１１０
１１１１１）に応じたアナログ信号が入力されるが、こ
れらアナログ信号の振幅はラッチ１５に取り込まれてい
る先頭２ビツトのデータ（００）に対応した所定の値に
制御される（最大振幅の１／４）。加算器３は所定の振
幅に設定されたこれらアナログ信号を抵抗Ｒ１２によっ
て設定される利得に従って加算増幅出力する。

このような構成によっても、第３図と同様に従来に比べ
て荷重抵抗の抵抗比を小さくでき、入力抵抗ｗｓ４から
出力されるアナログ信号の振幅を入力ディジタル信号の
大きさに応じて適切な値に設定できるのでダイナミック
レンジが小さくなることもない。

第３図、第４図の破線で囲んだところは同じ構成、　（
１２ビツト加算器）である。２値信号の先頭数ビット（
ｎビット）をとばして、ラッチ１０または１３にとり込
んだ場合、出力は、本来の出力の２″倍の出力である。

それを補正するために２つの方法で出力を小さくするよ
うにしている。

例えば、（０１１０１０１０１１１００１１１１）と（００１１
０１０１０１１１００１１１）は、ラッチ１０．１３に
とり込まれる情報は同じだが１ビツトシフトしているた
め２倍の差がある。

これを第１の発明ではＲｆを１／２にすることで、第２
の発明では入力信号の振幅を１／２にすることで同じに
しようというものである。

第５図は本発明の詳細な説明するためのタイミングチャ
ートである。（イ）はシフトクロック（ＣＬＫ＋　）、
（ロ）はラッチパルス（ＣＬＫ２）（ハ）は入力データ
である。入力データはシフトクロックには順次シフトレ
ジスタに取込まれ、全ビット（ここでは１６ビツト）取
込まれた時点でラッチパルスにおいてラッチされる。

本発明では、すてる４ビツトを選択的にすることによっ
てダイナミックレンジを９６ｄＢ確保している。小さな
信号のとき（先頭ビットが１の時）には信号に意味のな
い上位を、大きな音（先頭ビットが１の時）には多数変
化してもわからない下位をきりすてることにしているの
で、最小である（００００００００００００００００）
からほぼ最大に近い（１１１１１１１１１１１１０００
０）まで変換器である。計算すればわかるがそのダイナ
ミックレンジは９６．３ｄＢとなる。

［発明の効果］以上詳細に説明したように、本発明によれば、入力デー
タに対するアナログ信号への変換のダイナミックレンジ
を低下させることなく荷重抵抗の抵抗比を小さくできる
ディジタル・アナログ変換器を提供することができる。

【図面の簡単な説明】

第１図は第１の発明の原理ブロック図、第２図は第２の
発明の原理ブロック図、第３図は第１の発明の一実施例
を示すブロック図、第４図は第２の発明の一実施例を示すブロック図、第５図は本発明の詳細な説明するためのタイミングチャ
ート、第６図は従来の電流加算型のディジタル・アナログ変換
器の一例を示すブロック図である。第１図、第２図、第３図、第４図において、３は演算増
幅器を用いた加算器、４は入力抵抗網、５は帰還抵抗網、７は帰還抵抗網制御回路、８は振幅制御回路である。

Claims

【特許請求の範囲】

（１）荷重抵抗を用いた電流加算型のディジタル・アナ
ログ変換器において、加算器（３）の入力端子に接続された入力抵抗網（４）
と、加算器（３）の帰還回路に接続され利得を可変する
帰還抵抗網（５）と、該帰還抵抗網（５）を入力ディジ
タル信号の大きさに応じて切換制御する帰還抵抗網制御
回路（７）を設けたことを特徴とするディジタル・アナ
ログ変換器。
（２）荷重抵抗を用いた電流加算型のディジタル・アナ
ログ変換器において、加算器（３）の入力端子に接続された入力抵抗網（４）
と、入力ディジタル信号の大きさに応じて前記入力抵抗
網（４）の出力信号の振幅を制御する振幅制御回路（８
）を設けたことを特徴とするディジタル・アナログ変換
器。