JP3005941B2 - 半導体の複数同時測定装置 - Google Patents
半導体の複数同時測定装置Info
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- JP3005941B2 JP3005941B2 JP2289328A JP28932890A JP3005941B2 JP 3005941 B2 JP3005941 B2 JP 3005941B2 JP 2289328 A JP2289328 A JP 2289328A JP 28932890 A JP28932890 A JP 28932890A JP 3005941 B2 JP3005941 B2 JP 3005941B2
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- Testing Of Individual Semiconductor Devices (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、入力信号を順次切換えて複数の半導体を
試験する半導体の複数同時測定装置についてのものであ
る。
試験する半導体の複数同時測定装置についてのものであ
る。
［従来の技術］ 複数の半導体試験には、並列測定と直列測定がある。
次に、従来技術による並列測定の構成を第５図により
説明する。
説明する。
第５図の21〜23は測定される半導体、24〜26は測定回
路、27は制御回路である。
路、27は制御回路である。
第５図は半導体21〜23が３個の場合の例であり、半導
体21〜23は、制御回路27で制御される測定回路24〜26に
接続され、同時に３個の半導体が測定される。測定時間
は、第７図アに示すように１個の場合と同じである。
体21〜23は、制御回路27で制御される測定回路24〜26に
接続され、同時に３個の半導体が測定される。測定時間
は、第７図アに示すように１個の場合と同じである。
次に、従来技術による直列測定の構成を第６図により
説明する。
説明する。
第６図の31〜33は測定される半導体、34は切換回路、
35は測定回路、36は制御回路である。
35は測定回路、36は制御回路である。
第６図は半導体31〜33が３個の場合の例であり、半導
体31〜33は、制御回路36で制御される切換回路34で順次
選択され、測定回路35で測定される。測定時間は、第７
図イに示すように、並列測定の場合の３倍になる。
体31〜33は、制御回路36で制御される切換回路34で順次
選択され、測定回路35で測定される。測定時間は、第７
図イに示すように、並列測定の場合の３倍になる。
［発明が解決しようとする課題］ 第５図の並列測定では、高速性や切換・制御を必要と
しないので有利である。しかし、半導体の数が多いとき
は、多数の測定回路が必要になる。
しないので有利である。しかし、半導体の数が多いとき
は、多数の測定回路が必要になる。
第６図の直列測定では、測定前に条件の設定が必要で
あり、相関のよいデータを得るためには過渡的な条件等
も一致させなければならないので、測定回路が動作する
時間と、半導体の設定時間も測定個数だけ必要になる。
あり、相関のよいデータを得るためには過渡的な条件等
も一致させなければならないので、測定回路が動作する
時間と、半導体の設定時間も測定個数だけ必要になる。
この発明は、条件設定後の測定ユニットの出力をサン
プルホールド回路で保持し、A/D変換器の出力を切換え
て測定し、測定のための条件設定は１回にし、少ない数
のA/D変換器で測定できる半導体の複数同時測定装置の
提供を目的とする。
プルホールド回路で保持し、A/D変換器の出力を切換え
て測定し、測定のための条件設定は１回にし、少ない数
のA/D変換器で測定できる半導体の複数同時測定装置の
提供を目的とする。
［課題を解決するための手段］ この目的を達成するため、第１の発明では、測定され
る複数の半導体に１対１で配置され、それら複数の半導
体に同時に条件設定をする測定ユニットと、前記測定ユ
ニットに１対１で配置され、前記測定ユニットの出力電
圧を保持するサンプルホールド回路と、前記サンプルホ
ールド回路に１対１で配置され、前記サンプルホールド
回路の出力を選択するアナログスイッチと、前記アナロ
グスイッチの出力を入力とするA/D変換器と、前記A/D変
換器の出力を入力とし、測定値の良否を判定する判定回
路とを備える。
る複数の半導体に１対１で配置され、それら複数の半導
体に同時に条件設定をする測定ユニットと、前記測定ユ
ニットに１対１で配置され、前記測定ユニットの出力電
圧を保持するサンプルホールド回路と、前記サンプルホ
ールド回路に１対１で配置され、前記サンプルホールド
回路の出力を選択するアナログスイッチと、前記アナロ
グスイッチの出力を入力とするA/D変換器と、前記A/D変
換器の出力を入力とし、測定値の良否を判定する判定回
路とを備える。
そして、前記アナログスイッチは、前記サンプルホー
ルド回路に保持された前記出力電圧を順次選択して出力
し、前記A/D変換器は、前記アナログスイッチの出力を
順次処理して測定データとして出力する。
ルド回路に保持された前記出力電圧を順次選択して出力
し、前記A/D変換器は、前記アナログスイッチの出力を
順次処理して測定データとして出力する。
第２の発明では、測定される複数の半導体を第１群と
第２群に分け、前記半導体に１対１で配置され、それら
複数の半導体に同時に条件設定をする測定ユニットと、
前記測定ユニットに１対１で配置され、前記測定ユニッ
トの出力電圧を保持するサンプルホールド回路と、前記
サンプルホールド回路に１対１で配置され、前記サンプ
ルホールド回路の出力を選択するアナログスイッチと、
前記アナログスイッチのうち、第１群のアナログスイッ
チの出力を入力とする第１のA/D変換器と、前記アナロ
グスイッチのうち、第２群のアナログスイッチの出力を
入力とする第２のA/D変換器と、第１のA/D変換器と第２
のA/D変換器の出力を切り換えるセレクタと、前記セレ
クタ出力を入力とし、測定値の良否を判定する判定回路
とを備える。
第２群に分け、前記半導体に１対１で配置され、それら
複数の半導体に同時に条件設定をする測定ユニットと、
前記測定ユニットに１対１で配置され、前記測定ユニッ
トの出力電圧を保持するサンプルホールド回路と、前記
サンプルホールド回路に１対１で配置され、前記サンプ
ルホールド回路の出力を選択するアナログスイッチと、
前記アナログスイッチのうち、第１群のアナログスイッ
チの出力を入力とする第１のA/D変換器と、前記アナロ
グスイッチのうち、第２群のアナログスイッチの出力を
入力とする第２のA/D変換器と、第１のA/D変換器と第２
のA/D変換器の出力を切り換えるセレクタと、前記セレ
クタ出力を入力とし、測定値の良否を判定する判定回路
とを備える。
そして、前記第１群、第２群のアナログスイッチは、
各々、前記サンプルホールド回路に保持された前記出力
電圧を順次選択して出力し、前記第１、第２のA/D変換
器は、各々、前記第１群、第２群のアナログスイッチの
出力を順次処理して測定データとして出力する。
各々、前記サンプルホールド回路に保持された前記出力
電圧を順次選択して出力し、前記第１、第２のA/D変換
器は、各々、前記第１群、第２群のアナログスイッチの
出力を順次処理して測定データとして出力する。
［作用］ 次に、第１の発明による半導体の複数同時測定装置の
構成を第１図により説明する。
構成を第１図により説明する。
第１図の1A〜1Cは測定ユニット、2A〜2Cはサンプルホ
ールド回路（以下、SH回路という。）、3A〜3Cはアナロ
グスイッチ（以下、ASという。）、４はA/D変換器、５
は判定値メモリ、６は判定回路、７は測定結果メモリ、
８は制御回路である。
ールド回路（以下、SH回路という。）、3A〜3Cはアナロ
グスイッチ（以下、ASという。）、４はA/D変換器、５
は判定値メモリ、６は判定回路、７は測定結果メモリ、
８は制御回路である。
第１図は３個の半導体を測定する場合の例であり、半
導体の数に応じて、測定ユニット、SH回路、ASの数を増
やす。
導体の数に応じて、測定ユニット、SH回路、ASの数を増
やす。
測定ユニット1A〜1Cは測定される半導体へ電圧・電流
を供給するとともに、負荷側の電流・電圧をモニタす
る。内部にレンジ切換回路や、電流・電圧変換回路等が
ある。
を供給するとともに、負荷側の電流・電圧をモニタす
る。内部にレンジ切換回路や、電流・電圧変換回路等が
ある。
測定ユニット1A〜1Cの出力は、それぞれSH回路2A〜2C
に入り、セトリング時間経過後、ホールドされる。
に入り、セトリング時間経過後、ホールドされる。
測定される半導体は、同時に条件設定され、過渡的時
間経過後、その応答がSH回路2A〜2Cでホールドされるの
で、第５図の場合と同じ値が保持される。
間経過後、その応答がSH回路2A〜2Cでホールドされるの
で、第５図の場合と同じ値が保持される。
AS3A〜3Cは、SH回路2A〜2Cでホールドされた電圧を制
御回路８からの信号で順次A/D変換器４に入れるための
ものであり、これによって多数の入力を１個のA/D変換
器４で直列に処理することができる。
御回路８からの信号で順次A/D変換器４に入れるための
ものであり、これによって多数の入力を１個のA/D変換
器４で直列に処理することができる。
次に、第１図のタイムチャートを第２図により説明す
る。第２図の10は設定時間、11〜13は測定時間、16〜18
は判定値であり、測定時間11〜13に必要な条件設定は、
設定時間10の１回だけである。
る。第２図の10は設定時間、11〜13は測定時間、16〜18
は判定値であり、測定時間11〜13に必要な条件設定は、
設定時間10の１回だけである。
第２図の設定時間10を１回にすることによって、全体
の測定時間は第７図イの場合に比べて短くなる。また、
測定のスキップは測定対象の有無により測定時間11〜13
のうち測定対象のないものを省略し、つぎの測定を実行
する。
の測定時間は第７図イの場合に比べて短くなる。また、
測定のスキップは測定対象の有無により測定時間11〜13
のうち測定対象のないものを省略し、つぎの測定を実行
する。
A/D変換器４からは、測定時間11〜13に測定されたデ
ータが出力され、判定回路６で判定値16〜18と比較され
る。
ータが出力され、判定回路６で判定値16〜18と比較され
る。
判定値16〜18は制御回路８によって、測定時間11〜13
に同期して判定値メモリ５から読み出される。
に同期して判定値メモリ５から読み出される。
測定データと判定結果は、制御回路８の信号で測定結
果メモリ７に記憶される。
果メモリ７に記憶される。
また、判定値メモリ５は制御回路８でアドレス制御さ
れ、判定値メモリ５の出力とA/D変換器４の出力とを判
定回路６で比較判定するので、１回の測定で複数の判定
値を高速に判定することができる。
れ、判定値メモリ５の出力とA/D変換器４の出力とを判
定回路６で比較判定するので、１回の測定で複数の判定
値を高速に判定することができる。
次に、第２の発明による半導体の複数同時測定装置の
構成を第３図により説明する。
構成を第３図により説明する。
第３図の1A〜1Dは測定ユニット、2A〜2DはSH回路、3A
〜3DはAS、4A〜4BはA/D変換器、９はセレクタであり、
その他は第１図と同じものである。
〜3DはAS、4A〜4BはA/D変換器、９はセレクタであり、
その他は第１図と同じものである。
第３図は４個の半導体を測定する場合の例であり、第
１図に比べてA/D変換器4A・4B、セレクタ９が追加され
た形になっている。
１図に比べてA/D変換器4A・4B、セレクタ９が追加され
た形になっている。
次に、第３図のタイムチャートを第４図により説明す
る。
る。
第４図アはSH2A〜2Dのサンプルホールド波形であり、
第４図イはAS3Aのオンオフ波形である。第４図ウはAS3B
のオンオフ波形であり、第４図エはAS3Cのオンオフ波形
である。第４図オはAS3Dのオンオフ波形、第４図カはA/
D変換器4A・4Bのトリガ信号、第４図キはセレクタ９の
出力波形である。
第４図イはAS3Aのオンオフ波形である。第４図ウはAS3B
のオンオフ波形であり、第４図エはAS3Cのオンオフ波形
である。第４図オはAS3Dのオンオフ波形、第４図カはA/
D変換器4A・4Bのトリガ信号、第４図キはセレクタ９の
出力波形である。
A/D変換器4A・4Bは同時に動作し、A/D変換器4Aからは
測定ユニット1A・1Bの測定データが出力され、A/D変換
器4Bからは測定ユニット1C・1Dの測定データが出力され
る。A/D変換器4A・4Bの出力は、セレクタ９で順次選択
され、判定回路６へ送られる。判定回路６から後は第１
図と同じに動作する。
測定ユニット1A・1Bの測定データが出力され、A/D変換
器4Bからは測定ユニット1C・1Dの測定データが出力され
る。A/D変換器4A・4Bの出力は、セレクタ９で順次選択
され、判定回路６へ送られる。判定回路６から後は第１
図と同じに動作する。
第３図は第１図にA/D変換器とセレクタを追加して、
測定される半導体が増えても効率のよい測定回路を提供
することができる。
測定される半導体が増えても効率のよい測定回路を提供
することができる。
［発明の効果］ この発明によれば、条件設定後の測定回路の出力をサ
ンプルホールド回路に保持し、A/D変換器の出力を切換
えて測定するので、測定のための条件設定は１回です
み、A/D変換器の数を少なくできるので、高速で構成の
少ない測定装置を提供することができる。
ンプルホールド回路に保持し、A/D変換器の出力を切換
えて測定するので、測定のための条件設定は１回です
み、A/D変換器の数を少なくできるので、高速で構成の
少ない測定装置を提供することができる。
第１図は第１の発明による半導体の複数同時測定装置の
構成図、第２図は第１図のタイムチャート、第３図は第
２の発明による半導体の複数同時測定装置の構成図、第
４図は第３図のタイムチャート、第５図は従来技術によ
る並列測定の構成図、第６図は従来技術による直列測定
の構成図、第７図は第５図と第６図のタイムチャートで
ある。 1A〜1D……測定ユニット、2A〜2D……SH（サンプルホー
ルド）回路、3A〜3D……AS（アナログスイッチ）、４・
4A・4B……A/D変換器、５……判定値メモリ、６……判
定回路、７……測定結果メモリ、８……制御回路。
構成図、第２図は第１図のタイムチャート、第３図は第
２の発明による半導体の複数同時測定装置の構成図、第
４図は第３図のタイムチャート、第５図は従来技術によ
る並列測定の構成図、第６図は従来技術による直列測定
の構成図、第７図は第５図と第６図のタイムチャートで
ある。 1A〜1D……測定ユニット、2A〜2D……SH（サンプルホー
ルド）回路、3A〜3D……AS（アナログスイッチ）、４・
4A・4B……A/D変換器、５……判定値メモリ、６……判
定回路、７……測定結果メモリ、８……制御回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/26 G01R 31/28 H01L 21/66
Claims (2)
- 【請求項１】測定される複数の半導体に１対１で配置さ
れ、それら複数の半導体に同時に条件設定をする測定ユ
ニットと、 前記測定ユニットに１対１で配置され、前記測定ユニッ
トの出力電圧を保持するサンプルホールド回路と、 前記サンプルホールド回路に１対１で配置され、前記サ
ンプルホールド回路の出力を選択するアナログスイッチ
と、 前記アナログスイッチの出力を入力とするA/D変換器
と、 前記A/D変換器の出力を入力とし、測定値の良否を判定
する判定回路とを備え、 前記アナログスイッチは、前記サンプルホールド回路に
保持された前記出力電圧を順次選択して出力し、 前記A/D変換器は、前記アナログスイッチの出力を順次
処理して測定データとして出力する ことを特徴とする半導体の複数同時測定装置。 - 【請求項２】測定される複数の半導体を第１群と第２群
に分け、前記半導体に１対１で配置され、それら複数の
半導体に同時に条件設定をする測定ユニットと、 前記測定ユニットに１対１で配置され、前記測定ユニッ
トの出力電圧を保持するサンプルホールド回路と、 前記サンプルホールド回路に１対１で配置され、前記サ
ンプルホールド回路の出力を選択するアナログスイッチ
と、 前記アナログスイッチのうち、第１群のアナログスイッ
チの出力を入力とする第１のA/D変換器と、 前記アナログスイッチのうち、第２群のアナログスイッ
チの出力を入力とする第２のA/D変換器と、 第１のA/D変換器と第２のA/D変換器の出力を切り換える
セレクタと、 前記セレクタ出力を入力とし、測定値の良否を判定する
判定回路とを備え、 前記第１群、第２群のアナログスイッチは、各々、前記
サンプルホールド回路に保持された前記出力電圧を順次
選択して出力し、 前記第１、第２のA/D変換器は、各々、前記第１群、第
２群のアナログスイッチの出力を順次処理して測定デー
タとして出力する ことを特徴とする半導体の複数同時測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289328A JP3005941B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体の複数同時測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289328A JP3005941B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体の複数同時測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04161867A JPH04161867A (ja) | 1992-06-05 |
| JP3005941B2 true JP3005941B2 (ja) | 2000-02-07 |
Family
ID=17741774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289328A Expired - Fee Related JP3005941B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体の複数同時測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3005941B2 (ja) |
-
1990
- 1990-10-26 JP JP2289328A patent/JP3005941B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04161867A (ja) | 1992-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |